fpga soc 文章 進(jìn)入fpga soc技術(shù)社區(qū)
將處理器集成入FPGA的整合之道
- 引言現(xiàn)有的FPGA設(shè)計策略只是將FPGA看作一個單個元件，且需要依靠HDL輸入(HDL capture)和仿真的手段來進(jìn)行元件設(shè)計和驗證。而在將處理器集成入FPGA，試圖在可編程部件中成就一個完全內(nèi)嵌的系統(tǒng)時，其所呈現(xiàn)出的復(fù)雜性是現(xiàn)有方法無法有效解決的。若想對嵌入到FPGA中基于處理器的整個數(shù)字系統(tǒng)進(jìn)行輸入、運行及調(diào)試，工程技術(shù)人員需要有一個集合各種工程軟硬件設(shè)計工具，在一個集成化的FPGA執(zhí)行環(huán)境中協(xié)調(diào)工作的理想設(shè)計平臺。本文概述了開發(fā)這種系統(tǒng)所必須面對的各種設(shè)計挑戰(zhàn)，并講解了Altium公司的最新電子
- 關(guān)鍵字： FPGA
CPLD在合成孔徑雷達(dá)目標(biāo)模擬視頻板設(shè)計中的應(yīng)用
- 摘 要：本文介紹了一種合成孔徑雷達(dá)目標(biāo)模擬視頻板卡的設(shè)計實例,它采用Altera公司的EMP7128S及MAX+PLUS-II 開發(fā)系統(tǒng)實現(xiàn)。由于采用該器件,簡化了電路設(shè)計,減小了設(shè)備體積,同時也使設(shè)備的可靠性和設(shè)計的靈活性大大提高。關(guān)鍵詞：合成孔徑雷達(dá)；FPGA/CPLD；PCI接口；乒乓結(jié)構(gòu)引言合成孔徑雷達(dá)(Synthetic Aperture Radar,簡稱SAR)是以合成孔徑原理和脈沖壓縮技術(shù)為理論基礎(chǔ),以高速數(shù)字處理和精確運動補償為前提條件的高分辨率成像雷達(dá)。對于合成孔徑雷達(dá)成像處
- 關(guān)鍵字： FPGA/CPLD PCI接口 合成孔徑雷達(dá) 乒乓結(jié)構(gòu)
基于FPGA的神經(jīng)元自適應(yīng)PID控制器設(shè)計
- 摘 要：本文提出了一種用FPGA實現(xiàn)神經(jīng)元自適應(yīng)PID控制器的方案，采用modelsim 5.6d進(jìn)行仿真驗證并在Synplify Pro 7.1平臺上進(jìn)行綜合，結(jié)果表明該方案具有運算速度快、精度高和易于實現(xiàn)的特點。關(guān)鍵詞：神經(jīng)元；PID；FPGA；BP神經(jīng)網(wǎng)絡(luò)引言迄今為止，PID控制器因其具有結(jié)構(gòu)簡單、容易實現(xiàn)等特點，仍是實際工業(yè)過程中廣泛采用的一種比較有效的控制方法。但當(dāng)被控對象存在非線性和時變特性時，傳統(tǒng)的PID 控制器往往難以獲得滿意的控制效果。神經(jīng)網(wǎng)絡(luò)以其強大
- 關(guān)鍵字： BP神經(jīng)網(wǎng)絡(luò) FPGA PID 神經(jīng)元
以系統(tǒng)為中心的全層次納米級SoC設(shè)計方法學(xué)
- 引言2003年SoC的收入達(dá)到了310億美元，隨著通信行業(yè)及個人電子設(shè)備市場的快速發(fā)展，這一數(shù)字有望在2008年再翻上一番。其主要應(yīng)用領(lǐng)域包括：數(shù)字蜂窩式移動電話及基礎(chǔ)設(shè)施、存儲設(shè)備、視頻游戲機(jī)、消費類顯示設(shè)備、圖形卡、數(shù)字電視、個人電腦用主板、寬帶接入設(shè)備以及DVD等。個人電子設(shè)備需求的持續(xù)上升表示SoC設(shè)計正發(fā)展到一個轉(zhuǎn)折點，因為此類系統(tǒng)的產(chǎn)品壽命一般都不會超過一年，而新產(chǎn)品的問世周期為兩年。研究表明，一項高科技新產(chǎn)品只要延遲上市6個月，其生命周期內(nèi)的收入就要減少大概30%。而且，近年來這種商業(yè)影響有
- 關(guān)鍵字： Cadence SoC ASIC
基于FPGA的專用信號處理器設(shè)計和實現(xiàn)
- 摘 要：本文介紹基于FPGA、用VHDL語言編程實現(xiàn)矢量脫靶量測量專用信號處理器的方法。有效利用FPGA片內(nèi)硬件資源，無需外圍電路，高度集成，實現(xiàn)了對復(fù)數(shù)數(shù)據(jù)進(jìn)行去直流、加窗、512點FFT和求模平方運算。 關(guān)鍵詞：512點FFT；FPGA；蝶形運算 前言矢量脫靶量測量系統(tǒng)中，信號處理電路模塊的主要任務(wù)是完成目標(biāo)檢測、數(shù)據(jù)存儲以及給其它單元控制信號。系統(tǒng)所進(jìn)行的目標(biāo)檢測需要計算信號的功率譜，所以先要對采集到的多通道(8路)數(shù)據(jù)按512點為一幀，作FFT處理，得到其頻譜。為了監(jiān)測接收機(jī)工作狀態(tài)，需要在頻域
- 關(guān)鍵字： 512點FFT FPGA 蝶形運算
一種基于FPGA的直接序列擴(kuò)頻基帶處理器
- 摘 要：本文設(shè)計實現(xiàn)了一種基于FPGA的直接序列擴(kuò)頻基帶處理器，并闡述了其基本原理和設(shè)計方案。關(guān)鍵詞：擴(kuò)頻；FPGA；數(shù)字匹配濾波器；基帶處理器引言擴(kuò)頻通信技術(shù)具有抗干擾、抗多徑、保密性好、不易截獲以及可實現(xiàn)碼分多址等許多優(yōu)點，已成為無線通信物理層的主要通信手段。本文設(shè)計開發(fā)了一種基于直接序列擴(kuò)頻技術(shù)(DS-SS)的基帶處理器。直接序列擴(kuò)頻通信直接序列擴(kuò)頻通信系統(tǒng)原理框圖如圖1所示。該處理器由FPGA芯片，完成圖1中兩虛線框所示的基帶信號處理部分。擴(kuò)頻方式為11位bar
- 關(guān)鍵字： FPGA 基帶處理器 擴(kuò)頻 數(shù)字匹配濾波器
用FPGA技術(shù)實現(xiàn)某新型通信設(shè)備中PCM碼流處理
- 摘 要：本文根據(jù)FPGA器件的特點，介紹了應(yīng)用FPGA設(shè)計某通信設(shè)備中PCM碼流處理模塊的一種方案。并就設(shè)計中遇到的問題進(jìn)行了分析。關(guān)鍵詞：FPGA；RAM引言由于FPGA器件可實現(xiàn)所有數(shù)字電路功能 ，具有結(jié)構(gòu)靈活、設(shè)計周期短、硬件密度高和性能好等優(yōu)點，在高速信號處理領(lǐng)域顯示出愈來愈重要的作用。本文研究了基于FPGA技術(shù)對PCM碼流進(jìn)行處理的實現(xiàn)方法。變換后的數(shù)據(jù)寫入RAM，與DSP配合可完成復(fù)雜的信號處理功能。設(shè)計方案某新型通信設(shè)備中，在完成調(diào)度功能的板子上，需要進(jìn)行
- 關(guān)鍵字： FPGA RAM 存儲器
測試復(fù)雜的多總線SoC器件
- 使用多個復(fù)雜的總線已經(jīng)成為系統(tǒng)級芯片(SoC)器件的標(biāo)準(zhǔn)，這種總線結(jié)構(gòu)的使用使測試工程師面臨處理多個時鐘域問題的挑戰(zhàn)。早期器件的測試中，工程師可以依賴某些自動化測試設(shè)備(ATE)的雙時域能力測試相對簡單的總線結(jié)構(gòu)。目前測試工程師面臨更復(fù)雜的SoC器件，這些器件反應(yīng)了越來越多使用多個高速總線結(jié)構(gòu)的趨勢。使用有效的技術(shù)和下一代測試系統(tǒng)，如Credence(科利登)的Octet，測試工程師能夠成功地管理與復(fù)雜SoC器件(如北橋器件)中多總線結(jié)構(gòu)相關(guān)的獨立時鐘域。通過掌握ATE的能力，測試開發(fā)過程中，測試工程師能
- 關(guān)鍵字： SoC SoC ASIC
低功耗SoC存儲器設(shè)計選擇
- 當(dāng)今的設(shè)計師面對無數(shù)的挑戰(zhàn)：一方面他們必須滿足高技術(shù)產(chǎn)品不斷擴(kuò)展的特性需求，另一方面卻不得不受到無線和電池裝置的電源限制。沒有任何技術(shù)在這方面的要求比SoC的設(shè)計更為明顯，在這種設(shè)計中，高級工藝比從前復(fù)雜的多。然而，上述技術(shù)造成了新的電源問題?，F(xiàn)代SoC系統(tǒng)的關(guān)鍵之一就是：嵌入存儲器在芯片中的比例在不斷增長。當(dāng)存儲器開始主導(dǎo)SoC時，應(yīng)用節(jié)能技術(shù)使存儲器獲得系統(tǒng)電源變得十分重要。重要問題之一就是：在系統(tǒng)結(jié)構(gòu)方面，是嵌入系統(tǒng)存儲器還是把存儲器放在SoC之外。在以前的技術(shù)中，電源不是要考慮的一個主要因素，而成
- 關(guān)鍵字： Mosys SoC ASIC
基于ARM內(nèi)核的手持設(shè)備SoC
- 摘 要：本文研究并開發(fā)了一款針對手持設(shè)備、內(nèi)嵌ARM7TDMI內(nèi)核的系統(tǒng)芯片。在設(shè)計這款芯片的過程中，MP3算法的軟硬件分割和芯片的低功耗設(shè)計是主要挑戰(zhàn)。本文介紹了該系統(tǒng)芯片的結(jié)構(gòu)，并著重介紹了軟硬件分割和低功耗設(shè)計技術(shù)。關(guān)鍵詞：系統(tǒng)芯片；低功耗；ARM；MP3 引言隨著半導(dǎo)體技術(shù)的進(jìn)步和芯片設(shè)計方法—IP重用技術(shù)的出現(xiàn)，SoC在消費類電子產(chǎn)品中已經(jīng)越來越普遍。本課題組去年啟動了稱為Garfield的SoC項目。Garfield定義為一款面向中低端PDA的
- 關(guān)鍵字： ARM MP3 低功耗 系統(tǒng)芯片 SoC ASIC
利用SoC單片機(jī)的多功能數(shù)據(jù)采集卡
- 摘 要：本文介紹了一種SoC單片機(jī)控制的多功能數(shù)據(jù)采集卡，在輸入通道中增加程控濾波、程控增益放大器和多級陷波電路，采集卡的功能選擇和參數(shù)改變均由SoC單片機(jī)軟件控制。本文給出了關(guān)鍵部分的電路圖、元件參數(shù)和實測數(shù)據(jù)。關(guān)鍵詞：SoC 單片機(jī)；程控放大；程控陷波 引言目前大多數(shù)的數(shù)據(jù)采集卡并不能適應(yīng)工業(yè)控制現(xiàn)場或像野外那樣存在多種噪聲干擾的使用環(huán)境，特別是對50Hz工頻干擾及其諧波干擾無法起到抑制作用。在這種情況下，采集到的數(shù)據(jù)往往有很多錯誤或者采集卡無法正常工作。本數(shù)據(jù)采
- 關(guān)鍵字： SoC 單片機(jī) 程控放大 程控陷波 SoC ASIC
DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實現(xiàn)
- 摘 要：本文重點介紹基于DSP和FPGA、采用中頻數(shù)字化方法，以及QPSK擴(kuò)頻調(diào)制技術(shù)來實現(xiàn)圖像的無線傳輸。對擴(kuò)頻通信系統(tǒng)的同步問題提出了一種實現(xiàn)方法，并給出了部分實驗結(jié)果。關(guān)鍵詞：圖像傳輸；擴(kuò)頻通信；同步；FPGA；DSP 視頻通信是目前計算機(jī)和通信領(lǐng)域的一個熱點。而無線擴(kuò)頻與有線相比,有其固有的優(yōu)越性，如聯(lián)網(wǎng)方便、費用低廉等。所以開發(fā)無線擴(kuò)頻實時圖像傳輸系統(tǒng)有很高的實用價值。 系統(tǒng)設(shè)計在短距離通信中，通?？梢栽谑瞻l(fā)端加入奇偶校驗、累加和校驗等出錯重發(fā)的防噪聲措施
- 關(guān)鍵字： DSP FPGA 擴(kuò)頻通信 同步 圖像傳輸
基于C*SoC200的32位稅控機(jī)專用系統(tǒng)芯片設(shè)計
- 摘 要：本文首先介紹了一個32位嵌入式稅控機(jī)專用系統(tǒng)芯片C3118的功能、結(jié)構(gòu)和特點，然后分析了一個自動化程度很高的SoC設(shè)計平臺——C*SoC200，對該平臺的主要結(jié)構(gòu)和功能進(jìn)行了分析。關(guān)鍵詞：IP；SoC；平臺；仿真 引言2003年7月，中國國家質(zhì)量監(jiān)督檢驗檢疫總局發(fā)布了由稅控機(jī)國家標(biāo)準(zhǔn)制定委員會制定的稅控收款機(jī)國家標(biāo)準(zhǔn)。并將陸續(xù)出臺一系列的管理法規(guī)。為了滿足國家標(biāo)準(zhǔn)的要求，各稅控機(jī)生產(chǎn)廠家都在積極使用32位MCU開發(fā)符合新規(guī)范的稅控機(jī)。而32位的嵌入式稅控機(jī)專用
- 關(guān)鍵字： IP SoC 仿真 平臺 SoC ASIC
可重定位的基于事務(wù)的系統(tǒng)級驗證
- 功能驗證已經(jīng)成為開發(fā)SoC的主要問題。隨著一些復(fù)雜SoC的規(guī)模超過兩千萬門，以及對開發(fā)和集成嵌入式軟件的需求持續(xù)增加，軟件模擬器已經(jīng)力所不及。在設(shè)計過程需要幾百萬個時鐘周期來充分測試和驗證軟件功能的情況下，軟件仿真器的性能下降到1-5Hz。按照這種速率，軟件調(diào)試需要幾年的時間。如果設(shè)計項目組不能夠投入這么多的時間，則意味著SoC芯片制造出來之后，在加電后的幾秒內(nèi)就會出現(xiàn)錯誤?；谑聞?wù)的驗證允許代表單個或者多個時鐘周期的大量數(shù)據(jù)不經(jīng)多次調(diào)用而直接進(jìn)入模擬器，極大地提高了模擬性能。到目前為止，驗證環(huán)境都是基于
- 關(guān)鍵字： SoC
合理選擇SoC架構(gòu)
- 找到價格、性能和功耗的最佳結(jié)合點實際上就確保贏得了SoC設(shè)計，但說起來容易做起來難。在實際可用的雙芯核架構(gòu)、可編程加速器和數(shù)百萬門FPGA出現(xiàn)以前，一種80:20法則用起來很奏效：如果計算負(fù)荷的80%為數(shù)據(jù)處理，那么選擇RISC架構(gòu)，在RISC中實施信號處理。而當(dāng)今面臨太多的架構(gòu)選擇，差別甚微，用單一處理器架構(gòu)來解決優(yōu)化問題已不可能。一種較為成功的方法是通過將計算資源與特性集匹配來實現(xiàn)。將一種復(fù)雜系統(tǒng)映射到硅中，在相當(dāng)程度上依賴于設(shè)計是在現(xiàn)有SoC上實現(xiàn)還是從頭做起。對于前一種情況，系統(tǒng)設(shè)計師應(yīng)從了解四個
- 關(guān)鍵字： TI SoC ASIC
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