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數(shù)字示波器 - 歷史、功能、屏幕截圖
- 軟件開發(fā)早在 2003 年，該軟件就啟動了。這是在設計周期開始時獲取的第一批屏幕截圖之一。圖形用戶界面GUI 變化很快。這是更高版本。觸發(fā)器像所有普通示波器一樣，有 3 種觸發(fā)器：單次：顯示一次跟蹤（發(fā)生觸發(fā)時）。與“手臂”按鈕配合使用。正常：每次觸發(fā)發(fā)生時顯示跟蹤，如果觸發(fā)器未發(fā)生，則不顯示任何內容。自動：觸發(fā)時顯示跟蹤，如果半秒內沒有觸發(fā)，則仍然顯示跟蹤。堅持添加了持久性功能，可以一次記住和顯示多達 16 幀（它會淡化舊幀）。周期重建（“樣本等效時間”技術）一個有趣的功能是能夠顯示一個周期（周期信號）
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Flashy 采集板
- Flashy是一款高速模擬采集板。它通常與FPGA板一起使用，以創(chuàng)建數(shù)字示波器。這是一個單通道 Flashy（頂板），帶有 BNC 連接器和 Pluto-II（底板）。 該組合構成了單通道 100MSPS（每秒兆采樣數(shù)）數(shù)字示波器。Flashy 板有三種速度等級：具有ADC60的08060MHz振蕩器（典型工作頻率范圍為20MHz至70MHz）具有ADC100的08100MHz振蕩器（典型工作頻率范圍為20MHz至125MHz）125MHz/133MHz振蕩器，帶ADC08200（典型工作頻率范
- 關鍵字： FPGA 數(shù)字示波器 Flashy 采集板
FPGA：數(shù)字示波器 4 - 更多功能
- 現(xiàn)在示波器骨架已開始工作，可以輕松添加更多功能。邊沿斜率觸發(fā)讓我們添加在上升沿或下降沿觸發(fā)的能力。 任何示波器都可以做到這一點。我們需要一點信息來決定我們想要觸發(fā)的方向。 讓我們使用 PC 發(fā)送的數(shù)據(jù)的 bit-0。assign Trigger = (RxD_data[0] ^ Threshold1) & (RxD_data[0] ^ ~Threshold2);這很容易。更多選項讓我們添加控制觸發(fā)閾值的功能。 這是一個 8 位值。 然后我們需要水平采集速率控制、濾波控制...... 這需
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FPGA：數(shù)字示波器 3 - 觸發(fā)器
- 我們的第一個觸發(fā)因素很簡單 - 我們檢測到上升沿越過固定閾值。 由于我們使用的是 8 位 ADC，因此采集范圍從 0x00 到 0xFF。因此，讓我們暫時將閾值設置為0x80。檢測上升沿如果樣本高于閾值，但前一個樣本低于閾值，則觸發(fā)！reg Threshold1, Threshold2;always @(posedge clk_flash) Threshold1 <= (data_flash_reg>=8'h80);always @(posedg
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FPGA：數(shù)字示波器 2 - 雙端口 RAM
- FIFO使我們能夠非常快速地獲得工作設計。但對于我們簡單的示波器來說，這有點矯枉過正。我們需要一種機制來存儲來自一個時鐘域（100MHz）的數(shù)據(jù)，并在另一個時鐘域（25MHz）中讀取數(shù)據(jù)。 一個簡單的雙端口RAM就可以做到這一點。 缺點是兩個時鐘域之間的所有同步（FIFO為我們所做的）現(xiàn)在必須“手動”完成。觸發(fā)“基于 FIFO”的示波器設計沒有明確的觸發(fā)機制。讓我們改變一下。 現(xiàn)在，每次從串行端口接收到字符時，示波器都會被觸發(fā)。 當然，這仍然不是一個非常有用的設計，但我們稍后會對其進行改進。我們使用“as
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FPGA：數(shù)字示波器 1 - 首款設計
- 以下是此處構建的內容：FPGA 接收兩個時鐘：一個緩慢的“系統(tǒng)”時鐘，固定在25MHz。ADC采樣時鐘（更快，假設100MHz），連接到ADC和FPGA。擁有這兩個時鐘為設計提供了靈活性。 但這也意味著我們需要一種方法將信息從一個時鐘域傳輸?shù)搅硪粋€時鐘域。 為了驗證硬件是否正常工作，讓我們走一條簡單的路線，使用FIFO。 從ADC采集的樣本以全ADC速度（100MHz）存儲在FPGA FIFO中。然后，F(xiàn)IFO內容被讀回、序列化，并以更慢的速度（115200波特）在串行端口上發(fā)送。 最后，我們將串行輸出連
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FPGA：數(shù)字示波器
- 與模擬示波器相比，數(shù)字示波器具有許多優(yōu)勢，例如能夠捕獲單個事件，并顯示觸發(fā)前發(fā)生的情況。您只需將ADC和FPGA連接在一起，即可構建數(shù)字示波器。這種特殊設計使用100MHz閃存ADC，因此我們正在構建一個100MSPS（每秒兆采樣數(shù)）示波器。這種示波器設計很有意思，因為它展示了現(xiàn)代 FPGA 的強大和實用性。 但是，如果您不熟悉 FPGA 技術，請記住，這不是本網(wǎng)站上最容易理解的設計。HDL設計或者如何在FPGA內部創(chuàng)建示波器邏輯。HDL 第 1 部分?- 基于 FIFO 的設計。HDL 第 2
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FPGA：SDRAM控制器
- 盡管現(xiàn)代 FPGA 包含內部存儲器，但可用存儲器量始終比專用存儲芯片低幾個數(shù)量級。 因此，許多FPGA設計人員將某種類型的存儲器附加到他們的FPGA中也就不足為奇了。 特別是，SDRAM因其高速和低成本而成為非常受歡迎的存儲器。 不幸的是，它們不像靜態(tài)存儲器那樣容易控制，因此經(jīng)常使用SDRAM控制器。對于我們的控制器，我們的目標是可能是最簡單的SDRAM：美光MT48LC1M16A1 16Mb傳統(tǒng)SDRAM。 我們的測試系統(tǒng)包括 Xylo-E、Xylo-EM 和 Xylo-LM（具有 16Mb
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FPGA：Ethernet接口
- 以太網(wǎng)全雙工協(xié)議易于在FPGA中實現(xiàn)。 這里的目標是將FPGA連接到10BASE-T連接。以太網(wǎng)數(shù)據(jù)包：發(fā)送和接收10BASE-T FPGA 接口 0 - 發(fā)送以太網(wǎng)流量的方案在這里，我們演示了如何將以太網(wǎng)流量直接從FPGA發(fā)送到PC。對于此食譜，您需要：FPGA 開發(fā)板，具有 2 個空閑 IO 和一個 20MHz 時鐘。一臺帶有以太網(wǎng)卡并安裝了 TCP-IP 堆棧的 PC（如果你能瀏覽 Internet，你就很好）。（可選）網(wǎng)絡集線器或交換機。1. 將FPGA板連接到以太網(wǎng)以下是使用以太網(wǎng)集線器或交換機
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FPGA：PCI Express接口
- 隨著 PCI Express 在高端 FPGA 中變得司空見慣，讓我們看看 FPGA 供應商如何輕松實現(xiàn)該技術。特別是，我們更仔細地研究了賽靈思的 PCI Express 解決方案。PCI Express 1 - 連接器PCI Express 通常有兩種尺寸：1 通道和 16 通道，其中 1 通道用于普通主板，16 通道用于顯卡。連接器1 通道連接器有 36 個觸點，排列成兩排，每排 18 個觸點。這是俯視圖。在 36 個觸點中，只有 6 個對數(shù)據(jù)傳輸有用，其余是電源引腳和其他輔助信號。 6 個功能觸點以
- 關鍵字： FPGA PCI Express接口 賽靈思
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