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          用CPLD和Flash實(shí)現(xiàn)FPGA配置

          • 摘要:FPGA可以通過(guò)串行接口進(jìn)行配置。本文對(duì)傳統(tǒng)的配置方法進(jìn)行了研究,并從更新配置文件的方法入手,提出了利用處理機(jī)通過(guò)網(wǎng)絡(luò)更新的方法,給出了一個(gè)用CPLD和Flash對(duì)FPGA進(jìn)行配置的應(yīng)用實(shí)例。
            關(guān)鍵詞:現(xiàn)場(chǎng)可編程
          • 關(guān)鍵字: Flash  CPLD  FPGA    

          基于FPGA的擴(kuò)頻測(cè)距快速捕獲仿真研究

          • 分析了擴(kuò)頻測(cè)距理論原理與優(yōu)勢(shì),給出了一種基于FPGA的快速擴(kuò)頻測(cè)距模型。通過(guò)運(yùn)用FFT IP Core計(jì)算收發(fā)序列間的互相關(guān)函數(shù),可以實(shí)現(xiàn)快速捕獲。仿真結(jié)果表明,該方法具有速度快、誤差小、設(shè)計(jì)靈活、效率高的特點(diǎn)。
          • 關(guān)鍵字: FPGA  擴(kuò)頻  快速捕獲  仿真研究    

          基于FPGA的32位ALU軟核設(shè)計(jì)

          • 介紹了一種基于可編程邏輯器件FPGA和硬件描述語(yǔ)言VHDL的32位ALU的設(shè)計(jì)方法。該ALU采取層次化設(shè)計(jì)方法,由控制模塊、邏輯模塊、加減法模塊、乘法模塊和除法模塊組成,能實(shí)現(xiàn)32位有符號(hào)數(shù)和無(wú)符號(hào)數(shù)的加減乘除運(yùn)算,另外還能實(shí)現(xiàn)9種邏輯運(yùn)算、6種移位運(yùn)算以及高低字節(jié)內(nèi)容互換。該ALU在QuartuslI軟件環(huán)境下進(jìn)行了功能仿真,通過(guò)驗(yàn)證表明,所設(shè)計(jì)的ALU完全正確,可供直接調(diào)用。
          • 關(guān)鍵字: FPGA  ALU  軟核    

          基于FPGA控制的數(shù)字化語(yǔ)音存儲(chǔ)與回放系統(tǒng)

          • 摘要:數(shù)字化語(yǔ)音存儲(chǔ)與回放系統(tǒng)的作用是對(duì)語(yǔ)音進(jìn)行錄音和放音,并實(shí)現(xiàn)數(shù)字化控制。能夠做到語(yǔ)音回放的方法有很多,本課題研究的是基于FPGA控制下的語(yǔ)音存儲(chǔ)與回放系統(tǒng)。
            關(guān)鍵詞:語(yǔ)音錄放;數(shù)模轉(zhuǎn)換;模數(shù)轉(zhuǎn)換;FP
          • 關(guān)鍵字: FPGA  數(shù)字化  回放系統(tǒng)  語(yǔ)音存儲(chǔ)    

          FPGA基礎(chǔ)入門(二)

          基于CPLD設(shè)計(jì)的電器定時(shí)開(kāi)關(guān)控制系統(tǒng)

          利用CPLD來(lái)替代微控制器的6種方法

          我學(xué)習(xí)FPGA的總結(jié)

          verilog中阻塞賦值和非阻塞復(fù)制的理解

          選擇VHDL或者verilog HDL還是System Verilog?

          系統(tǒng)級(jí)芯片設(shè)計(jì)語(yǔ)言和驗(yàn)證語(yǔ)言的發(fā)展

          FPGA設(shè)計(jì)中關(guān)鍵問(wèn)題的研究

          讓Verilog仿真狀態(tài)機(jī)時(shí)可以顯示狀態(tài)名

          基于Nios的DDS高精度信號(hào)源實(shí)現(xiàn)

          FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享

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