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fpga+dsp 文章進入fpga+dsp技術(shù)社區(qū)

FPGA的圖像處理技術(shù)，你知道多少？

最近一段時間一直在研究基于FPGA的圖像處理，乘著EEPW這個機會和大家交流一下，自己也順便總結(jié)一下。主要是為了大家對用FPGA做圖像處理有個感性的認(rèn)識，如果真要研究的話就得更加深入學(xué)習(xí)了。本人水平有限，如有錯誤，歡迎大家批評指正。
關(guān)鍵字： FPGA 圖像處理計數(shù)器存儲器

使用賽靈思Vivado設(shè)計套件的九大理由

您的開發(fā)團隊是否需要在極短的時間內(nèi)打造出既復(fù)雜又富有競爭力的新一代系統(tǒng)?賽靈思All Programmable器件可助您一臂之力，它相對傳統(tǒng)可編程邏輯和I/O，新增了軟件可編程ARM?處理系統(tǒng)、可編程模擬混合信號(AMS)子系統(tǒng)和不斷豐富的高復(fù)雜度的IP，支持開發(fā)團隊突破原有的種種設(shè)計限制。
關(guān)鍵字：賽靈思 Vivado ARM 以太網(wǎng) LUT DSP

智能手機傳感器管理，F(xiàn)PGA比AP+MCU方案功耗低10倍

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字：智能手機傳感器管理 FPGA AP+MCU iCE40LM

萊迪思：為“永遠在線”的移動設(shè)備推出超低功耗FPGA

Ice(冰)，意味著寒冷，把芯片命名為iCE，可見其能耗之低。近日，萊迪思半導(dǎo)體公司(Lattice)宣布其iCE40家族增加新成員——iCE40LM FPGA，提供靈活的單芯片傳感器解決方案，使得新一代環(huán)境感知、超低功耗的移動設(shè)備成為現(xiàn)實。
關(guān)鍵字：萊迪思 FPGA 處理器 201311

Altera發(fā)布Stratix 10 SoC：含四核64位ARM Cortex-A53

近日，Altera公司宣布其采用Intel 14nm三柵極工藝制造的Stratix 10 SoC器件將具有高性能四核64位ARM Cortex-A53處理器系統(tǒng)，這與該器件中的浮點數(shù)字信號處理(DSP)模塊和高性能FPGA架構(gòu)相得益彰，預(yù)計2014年第四季度tape out(流片)。這一通用的異構(gòu)計算平臺可用于數(shù)據(jù)中心計算加速、雷達系統(tǒng)和通信基礎(chǔ)設(shè)施等。
關(guān)鍵字： Altera DSP ARM 201311

萊迪思發(fā)布一系列異構(gòu)網(wǎng)絡(luò)解決方案

2013年11月6日，萊迪思半導(dǎo)體公司(NASDAQ: LSCC)發(fā)布了一系列可編程解決方案用以構(gòu)建智能、低功耗的移動設(shè)備，支持異構(gòu)網(wǎng)絡(luò)(HetNet)的全球性推廣。與Azcom Technology合作，萊迪思的HetNet解決方案系列使系統(tǒng)設(shè)計人員能夠?qū)崿F(xiàn)一流的互連、控制路徑和電源管理解決方案，同時使用多模式LTE小型蜂窩的系統(tǒng)級參考設(shè)計加快設(shè)計開發(fā)。
關(guān)鍵字：萊迪思 HetNet FPGA

Altera Quartus II軟件v13.1編譯時間縮短70%

Altera公司 (NASDAQ: ALTR)日前宣布發(fā)布Quartus? II軟件13.1版，通過大幅度優(yōu)化算法以及增強并行處理，與前一版本相比，編譯時間平均縮短了30%，最大達到70%，進一步擴展了在軟件效能方面的業(yè)界領(lǐng)先優(yōu)勢。軟件還包括最新的快速重新編譯特性，適用于客戶對Altera Stratix? V FPGA設(shè)計進行少量源代碼改動的情形。
關(guān)鍵字： Altera Quartus FPGA Qsys

基于FPGA和DSP的機載高清視頻圖像系統(tǒng)

引言無人機廣泛應(yīng)用于軍事偵察以及民用測繪等領(lǐng)域，其中的機載視頻圖像系統(tǒng)是機載電子系統(tǒng)中的重要環(huán)節(jié)之一。...
關(guān)鍵字： FPGA DSP

Altera Quartus II軟件v13.1編譯時間縮短70%

　　Altera公司 (NASDAQ: ALTR)今天宣布發(fā)布Quartus? II軟件13.1版，通過大幅度優(yōu)化算法以及增強并行處理，與前一版本相比，編譯時間平均縮短了30%，最大達到70%，進一步擴展了在軟件效能方面的業(yè)界領(lǐng)先優(yōu)勢。軟件還包括最新的快速重新編譯特性，適用于客戶對Altera Stratix? V FPGA設(shè)計進行少量源代碼改動的情形。采用快速重新編譯特性，客戶可以重新使用以前的編譯結(jié)果，從而保持性能，不需要前端設(shè)計劃分，進一步將編譯時間縮短了50%。
關(guān)鍵字： Altera Quartus FPGA DSP

強化協(xié)作生態(tài) SoC FPGA成攻城利器

Altera公司意欲通過更先進的制程工藝和更緊密的產(chǎn)業(yè)合作，正逐步強化FPGA協(xié)同處理器，大幅提升SoC FPGA的整體性 ...
關(guān)鍵字： SoC FPGA

基于FPGA的通用位同步器設(shè)計方案（二）

2.2.2 定時誤差檢測設(shè)計　　定時誤差檢測程序采用獨立于載波相位偏差的GA-TED算法。該算法每個符號周期只 ...
關(guān)鍵字： FPGA 通用位同步器

基于FPGA的通用位同步器設(shè)計方案(一)

本文主要是先闡述傳統(tǒng)Gardner算法的原理，然后給出改進后的設(shè)計和FPGA實現(xiàn)方法，最后對結(jié)果進行仿真和分析，證明 ...
關(guān)鍵字： FPGA 位同步器

基于FPGA的基帶64×64數(shù)據(jù)分配矩陣設(shè)計方案

本文采用FPGA作為實現(xiàn)控制邏輯的核心部件，提出了基于FPGA的基帶64×64 數(shù)據(jù)分配矩陣設(shè)計方案，并介紹了上位機 ...
關(guān)鍵字： FPGA 數(shù)據(jù)分配矩陣設(shè)計

基于FPGA的多普勒測振計信號采集與處理系統(tǒng)設(shè)計方案

0 引言　　傳統(tǒng)的淺海地形測量以船只為平臺，采用聲納技術(shù)進行，這種測量方法對于一些船只難以駛?cè)氲膮^(qū)域便形 ...
關(guān)鍵字： FPGA 多普勒測振計信號采集

高效能64位SoC FPGA問世大舉進攻通信等市場

業(yè)界首顆64位系統(tǒng)單芯片（SoC）現(xiàn)場可編程門陣列（FPGA）搶先亮相。Altera宣布將以英特爾（Intel）14納米（nm）三門極（Tri-g ...
關(guān)鍵字：高效能 SoC FPGA

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