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fpga：quartusⅡ 文章進(jìn)入fpga：quartusⅡ技術(shù)社區(qū)

基于FPGA加速機(jī)器學(xué)習(xí)算法

基于FPGA加速機(jī)器學(xué)習(xí)算法-AI因?yàn)槠銫NN（卷積神經(jīng)網(wǎng)絡(luò)）算法出色的表現(xiàn)在圖像識(shí)別領(lǐng)域占有舉足輕重的地位。基本的CNN算法需要大量的計(jì)算和數(shù)據(jù)重用，非常適合使用FPGA來實(shí)現(xiàn)。上個(gè)月，Ralph Wittig（Xilinx CTO Office的卓越工程師）在2016年OpenPower峰會(huì)上發(fā)表了約20分鐘時(shí)長的演講并討論了包括清華大學(xué)在內(nèi)的中國各大學(xué)研究CNN的一些成果。
關(guān)鍵字：機(jī)器學(xué)習(xí) FPGA

工程師必須要知道的FPGA引腳信號(hào)分配原則

工程師必須要知道的FPGA引腳信號(hào)分配原則-現(xiàn)在的FPGA向引腳分配信號(hào)的任務(wù)曾經(jīng)很簡(jiǎn)單，現(xiàn)在也變得相當(dāng)繁復(fù)。
關(guān)鍵字： FPGA FPGA引腳

剖析FPGA在汽車系統(tǒng)設(shè)計(jì)中的關(guān)鍵作用

剖析FPGA在汽車系統(tǒng)設(shè)計(jì)中的關(guān)鍵作用-選擇不同的微控制器系列時(shí)，軟件的兼容性是主要的障礙。大多數(shù)公司在軟件的開發(fā)、測(cè)試和驗(yàn)證方面已經(jīng)進(jìn)行了大量的投入。因此，將設(shè)計(jì)轉(zhuǎn)換到一個(gè)新的架構(gòu)時(shí)，通常需要復(fù)雜且代價(jià)高昂的軟件移植。
關(guān)鍵字： FPGA 汽車電子微控制器

如何用單個(gè)賽靈思FPGA數(shù)字化數(shù)百個(gè)信號(hào)

如何用單個(gè)賽靈思FPGA數(shù)字化數(shù)百個(gè)信號(hào)-　　在新型賽靈思 FPGA 上使用低電壓差分信號(hào)（LVDS），只需一個(gè)電阻和一個(gè)電容就能夠數(shù)字化輸入信號(hào)。由于目前這一代賽靈思器件上提供有數(shù)百個(gè) LVDS 輸入，理論上使用單個(gè) FPGA 就能夠數(shù)字化數(shù)百個(gè)模擬信號(hào)。
關(guān)鍵字：賽靈思 FPGA LVDS

工程師談FPGA時(shí)序約束七步法

工程師談FPGA時(shí)序約束七步法-時(shí)序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時(shí)序約束。
關(guān)鍵字： FPGA PCB 接口電路

FMC+ 標(biāo)準(zhǔn)將嵌入式設(shè)計(jì)推到全新的高度

FMC+ 標(biāo)準(zhǔn)將嵌入式設(shè)計(jì)推到全新的高度-更新后的 FPGA 夾層卡規(guī)范提供無與倫比的高 I/O 密度、向后兼容性。
關(guān)鍵字：嵌入式 FPGA

如何擴(kuò)展 FPGA 的工作溫度范圍

如何擴(kuò)展 FPGA 的工作溫度范圍-　　任何電子器件的使用壽命均取決于其工作溫度。在較高溫度下器件會(huì)加快老化，使用壽命會(huì)縮短。但某些應(yīng)用要求電子產(chǎn)品工作在器件最大額定工作結(jié)溫下。以石油天然氣產(chǎn)業(yè)為例來說明這個(gè)問題以及解決方案。
關(guān)鍵字：賽靈思 XA6SLX45 FPGA

如何使用FPGA加速機(jī)器學(xué)習(xí)算法

如何使用FPGA加速機(jī)器學(xué)習(xí)算法-　　當(dāng)前，AI因?yàn)槠銫NN（卷積神經(jīng)網(wǎng)絡(luò)）算法出色的表現(xiàn)在圖像識(shí)別領(lǐng)域占有舉足輕重的地位?；镜腃NN算法需要大量的計(jì)算和數(shù)據(jù)重用，非常適合使用FPGA來實(shí)現(xiàn)。上個(gè)月，Ralph Wittig（Xilinx CTO Office的卓越工程師）在2016年OpenPower峰會(huì)上發(fā)表了約20分鐘時(shí)長的演講并討論了包括清華大學(xué)在內(nèi)的中國各大學(xué)研究CNN的一些成果。
關(guān)鍵字： FPGA GPU AuvizDNN

FPGA實(shí)戰(zhàn)開發(fā)技巧（6）

FPGA實(shí)戰(zhàn)開發(fā)技巧（6）-時(shí)序性能是FPGA 設(shè)計(jì)最重要的指標(biāo)之一。造成時(shí)序性能差的根本原因有很多，但其直接原因可分為三類：布局較差、邏輯級(jí)數(shù)過多以及信號(hào)扇出過高。
關(guān)鍵字： FPGA 時(shí)序性能

FPGA實(shí)戰(zhàn)開發(fā)技巧（7）

FPGA實(shí)戰(zhàn)開發(fā)技巧（7）-通常我們會(huì)為工程添加UCF 約束指定時(shí)序要求和管腳約束。但是UCF 約束是給MAP，PAR 等實(shí)現(xiàn)使用的，綜合工具XST 并不能感知系統(tǒng)的時(shí)序要求。而為XST 添加XCF 約束卻是使實(shí)現(xiàn)結(jié)果擁有最高頻率的關(guān)鍵。
關(guān)鍵字： FPGA XCF UCF

利用FPGA的自身特性實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器

利用FPGA的自身特性實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器-本文主要介紹利用FPGA的自身的特性實(shí)現(xiàn)隨機(jī)數(shù)發(fā)生器，在Virtex-II Pro開發(fā)板上用ChipScope觀察隨機(jī)數(shù)序列，以及在PCIe4Base（基于Virtex-4 FPGA）上實(shí)現(xiàn)。
關(guān)鍵字： fpga

談?wù)勅绾卫肍PGA開發(fā)板進(jìn)行ASIC原型開發(fā)

談?wù)勅绾卫肍PGA開發(fā)板進(jìn)行ASIC原型開發(fā)-ASIC設(shè)計(jì)在尺寸和復(fù)雜性上不斷增加，現(xiàn)代FPGA的容量和性能的新進(jìn)展意味著這些設(shè)計(jì)中的2/3能夠使用單個(gè)FPGA進(jìn)行建模。
關(guān)鍵字： FPGA ASIC

FPGA實(shí)戰(zhàn)開發(fā)技巧（5）

FPGA實(shí)戰(zhàn)開發(fā)技巧（5）-一般來講，添加約束的原則為先附加全局約束，再補(bǔ)充局部約束，而且局部約束比較寬松。其目的是在可能的地方盡量放松約束，提高布線成功概率，減少ISE 布局布線時(shí)間。典型的全局約束包括周期約束和偏移約束。
關(guān)鍵字： FPGA 周期約束

FPGA實(shí)戰(zhàn)開發(fā)技巧（4）

FPGA實(shí)戰(zhàn)開發(fā)技巧（4）-在代碼編寫完畢后，需要借助于測(cè)試平臺(tái)來驗(yàn)證所設(shè)計(jì)的模塊是否滿足要求。ISE 提供了兩種測(cè)試平臺(tái)的建立方法，一種是使用HDL Bencher 的圖形化波形編輯功能編寫，另一種就是利用HDL 語言，相對(duì)于前者使用簡(jiǎn)單、功能強(qiáng)大。
關(guān)鍵字： FPGA ISE

FPGA實(shí)戰(zhàn)開發(fā)技巧（3）

FPGA實(shí)戰(zhàn)開發(fā)技巧（3）-所謂綜合，就是將HDL語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表)，并根據(jù)目標(biāo)和要求( 約束條件) 優(yōu)化所生成的邏輯連接，生成EDF 文件。XST 內(nèi)嵌在ISE 3 以后的版本中，并且在不斷完善。
關(guān)鍵字： FPGA 賽靈思

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fpga：quartusⅡ介紹

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fpga：quartusⅡ電路

利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計(jì)的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計(jì)與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計(jì)與實(shí)現(xiàn)
基于FPGA的LCD顯示遠(yuǎn)程更新

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