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SoC FPGA上的策略考慮

SoC FPGA上的策略考慮,引言　　集成了 FPGA 架構(gòu)、硬核 CPU 子系統(tǒng)以及其他硬核 IP 的半導體器件 SoC FPGA 已經(jīng)發(fā)展到了一個“關(guān)鍵點”，它在今后十年中會得到廣泛應(yīng)用，為系統(tǒng)設(shè)計人員提供更多的選擇。對于在 FPGA 上開發(fā)的系統(tǒng)
關(guān)鍵字：考慮策略 FPGA SoC

PLD/FPGA硬件語言設(shè)計verilog HDL

PLD/FPGA硬件語言設(shè)計verilog HDL,HDL概述　　隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語法嚴格;而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬
關(guān)鍵字： verilog HDL 設(shè)計語言硬件 PLD/FPGA

基于DSP+FPGA的紅外圖像小目標檢測系統(tǒng)設(shè)計

基于DSP+FPGA的紅外圖像小目標檢測系統(tǒng)設(shè)計,研究單幀紅外圖像小目標的檢測問題。對傳統(tǒng)基于數(shù)學形態(tài)學的Top-hat算子進行分析和實驗，并利用一種最大類間方差方法確定分割閾值，進行圖像分割和目標檢測。在Matlab仿真中發(fā)現(xiàn)，這種方法能夠在一定程度上提高單幀圖像目標檢測的成功率，并且在一定程度上能夠適應(yīng)不同環(huán)境的需要，在實際應(yīng)用中具有一定的魯棒性。同時描述一種基于DSP+FPGA的紅外圖像處理系統(tǒng)，該結(jié)構(gòu)在一定程度上可滿足實時性和靈活性的要求，具有很強的通用性和可擴展性。介紹了該系統(tǒng)的總體結(jié)構(gòu)，并且給
關(guān)鍵字：目標檢測系統(tǒng) 設(shè)計圖像紅外 DSP FPGA 基于

市場需求推動FPGA、CPU、DSP走向融合

　　實際上，推動某項或幾項技術(shù)發(fā)展方向的真正動力是市場與技術(shù)的綜合因素，技術(shù)本身或內(nèi)在的發(fā)展慣性并不是最重要的，或者說并非唯一決定性因素。　　
關(guān)鍵字： FPGA DSP

Altera開始提供業(yè)界第一款集成EFEC解決方案

　　Altera公司日前宣布，開始提供業(yè)界第一款集成增強前向糾錯(EFEC) IP內(nèi)核，該內(nèi)核針對高性能Stratix IV和Stratix V系列FPGA進行了優(yōu)化。EFEC7和EFEC20是Altera Newfoundland技術(shù)中心 (以前的Avalon Microelectronics) 開發(fā)的多維IP內(nèi)核，專門面向城域和長距離光傳送網(wǎng)(OTN)等100G應(yīng)用而設(shè)計。　
關(guān)鍵字： Altera FPGA

基于FPGA的大動態(tài)數(shù)控AGC系統(tǒng)設(shè)計

隨著軟件無線電技術(shù)和FPGA、DSP、AD 等技術(shù)的高速發(fā)展，數(shù)字接收機的應(yīng)用日益廣泛。為了擴大數(shù)字接收機的ADC 動態(tài)范圍，廣泛采用了自動增益控制(AGC) ，使接收機的增益隨著信號的強弱進行調(diào)整，其性能的好壞直接
關(guān)鍵字： FPGA AGC 動態(tài) 數(shù)控

基于FPGA的視頻采集與顯示模塊設(shè)計

本文給出的視頻采集和顯示模塊在設(shè)計時，選取分辨率為768times;494像素的NTSC制式，并選用輸出像素為640times;480的CCD攝像頭； FPGA選取Altera CyclONeⅡ系列Ep2c35F672c36 (內(nèi)含35000個邏輯單元)；主動串行配
關(guān)鍵字： FPGA 視頻采集顯示模塊

基于FPGA的測角脈沖細分電路的設(shè)計

摘要：對傳統(tǒng)的數(shù)字化轉(zhuǎn)角測量方法進行了簡要介紹，提出了一種能夠提高測角分辨率的脈沖細分技術(shù)，并結(jié)合激光陀螺輸出信號對該方法進行了誤差分析。接著利用FPGA對此項技術(shù)進行了硬件實現(xiàn)，具體描述了電路各部分的工
關(guān)鍵字： FPGA 脈沖電路

基于FPGA和DDS技術(shù)的任意波形發(fā)生器設(shè)計

摘要：根據(jù)現(xiàn)代電子系統(tǒng)對信號源的頻率穩(wěn)定度、準確度及分辨率越來越高的要求，結(jié)合直接數(shù)字式頻率合成器(DDS)的優(yōu)點，利用FPGA芯片的可編程性和實現(xiàn)方案易改動的特點，提出了一種基于FPGA和DDS技術(shù)的任意波形發(fā)生器
關(guān)鍵字： FPGA DDS 任意波形發(fā)生器

基于FPGA與VHDL的微型打印機的驅(qū)動設(shè)計

摘要：為了取代傳統(tǒng)利用單片機驅(qū)動微型打印機，使用Altera公司的FPGA芯片EP3C225Q240C8N設(shè)計驅(qū)動打印機的硬件控制電路，并正確控制微型打印機的工作時序。軟件使用硬件描述語言VHDL實現(xiàn)對微型打印機的時序控制，并通
關(guān)鍵字： FPGA VHDL 微型打印機驅(qū)動設(shè)計

基于FPGA的數(shù)字示波器

摘要：提出一種基于FPGA的簡易數(shù)字示波器設(shè)計方法，硬件上采用以Altera公司的EP2C8Q208CN現(xiàn)場可編程門陣列芯片作為核心器件，同時結(jié)合FPGA和NIOS軟核的優(yōu)勢，設(shè)計高效的片上可編程系統(tǒng)(SoPC)對高速A／D所采集的數(shù)據(jù)進
關(guān)鍵字： FPGA 數(shù)字示波器

基于FPGA的FFT算法硬件實現(xiàn)

設(shè)計了一種基于FPGA的1024點16位FFT算法，采用了基4蝶形算法和流水線處理方式，提高了系統(tǒng)的處理速度，改善了系統(tǒng)的性能。提出了先進行前一級4點蝶形運算，再進行本級與旋轉(zhuǎn)因子復乘運算的結(jié)構(gòu)。合理地利用了硬件資源。對系統(tǒng)劃分的各個模塊使用Verilog HDL進行編碼設(shè)計。對整個系統(tǒng)整合后的代碼進行功能驗證之后，采用QuartusⅡ與Matlab進行聯(lián)合仿真，其結(jié)果是一致的。該系統(tǒng)既有DSP器件實現(xiàn)的靈活性又有專用FFT芯片實現(xiàn)的高速數(shù)據(jù)吞吐能力，在數(shù)字信號處理領(lǐng)域有廣泛應(yīng)用。
關(guān)鍵字： FPGA FFT 算法硬件實現(xiàn)

基于FPGA的跳頻通信頻率合成器實現(xiàn)

摘要：介紹了一種基于ARM平臺、以太網(wǎng)和GPRS無線通信技術(shù)的智能家居遠程監(jiān)控系統(tǒng)，給出了系統(tǒng)的組成及工作原理，著重闡述了系統(tǒng)主要硬件和軟件的設(shè)計。智能家居遠程監(jiān)控系統(tǒng)的核心是嵌入式Web服務(wù)器。通過該嵌入式We
關(guān)鍵字： FPGA 跳頻通信頻率合成器

用CPLD和Flash實現(xiàn)FPGA配置

摘要：FPGA可以通過串行接口進行配置。本文對傳統(tǒng)的配置方法進行了研究，并從更新配置文件的方法入手，提出了利用處理機通過網(wǎng)絡(luò)更新的方法，給出了一個用CPLD和Flash對FPGA進行配置的應(yīng)用實例。
關(guān)鍵詞：現(xiàn)場可編程
關(guān)鍵字： Flash CPLD FPGA

基于FPGA的擴頻測距快速捕獲仿真研究

分析了擴頻測距理論原理與優(yōu)勢，給出了一種基于FPGA的快速擴頻測距模型。通過運用FFT IP Core計算收發(fā)序列間的互相關(guān)函數(shù)，可以實現(xiàn)快速捕獲。仿真結(jié)果表明，該方法具有速度快、誤差小、設(shè)計靈活、效率高的特點。
關(guān)鍵字： FPGA 擴頻快速捕獲仿真研究

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利用FPGA資源和最小模擬電路發(fā)電進行開關(guān)電源設(shè)計的方法
基于FPGA的機載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠程監(jiān)控器設(shè)計與實現(xiàn)
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