- 文章中提出了一種應用于FPGA的嵌入式可配置雙端口的塊存儲器。該存儲器包括與其他電路的布線接口、可配置邏輯、可配置譯碼、高速讀寫電路。在編程狀態(tài)下，可對所有存儲單元進行清零，且編程后為兩端口獨立的雙端存儲器。
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塊存儲器 雙端口 FPGA
- 過去十多年間出現了兩類集成處理器的FPGA：帶有處理器軟核的FPGA和帶有處理器硬核的FPGA。它們各有其優(yōu)缺點，但其中有些FPGA得以幸存，有的卻慘遭淘汰。問題在于嵌入式與 FPGA 設計人員的設計流程和相反特性究竟在多大程度上阻礙了這些器件的快速采納。
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處理器軟核 嵌入式領域 FPGA
- 根據小波去噪的原理及特點，提出了用 FPGA實現小波實時信號處理的方法。實驗結果證明采用FPGA實現小波信號處理能在低信噪比的情況下有效去除噪聲，同時能夠滿足信號處理系統的實時性要求。
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小波去噪 信噪比 FPGA
- 采樣率變換器是多采樣率系統的一個重要組成部分。詳細討論了有理數采樣率變換器的原理，同時結合多采樣率系統網絡的等效變換和FIR濾波器的多相分解形式[1～2]，給出了適合于硬件實現的一種高效的多相結構，并在Altera公司的FPGA芯片EP1C3T144C6上進行了實現與驗證。
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多采樣率系統 多相結構 FPGA
- 介紹了在激光告警系統中采用異步FIFO解決A/D數據采樣與FPGA數據處理模塊之間的不同速率匹配問題。在分析異步FIFO設計難點基礎上，提出利用Gray碼計數器作為讀寫地址編碼，有效地同步了異步信號，避免了亞穩(wěn)態(tài)現象的產生，給不同速率間的數據傳輸提供了一種有效的解決方案。
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異步FIFO A/D數據采樣 FPGA
- 賽靈思公司(Xilinx)最新推出的ISE 12軟件設計套件，實現了具有更高設計生產力的功耗和成本的突破性優(yōu)化。ISE設計套件首次利用“智能”時鐘門控技術，將動態(tài)功耗降低多達30%。此外，該新型套件還提供了基于時序的高級設計保存功能、為即插即用設計提供符合AMBA 4 AXI4 規(guī)范的IP支持，同時具備第四代部分重配置功能的直觀設計流程，可降低多種高性能應用的系統成本。
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Xilinx 設計套件 FPGA
- 提出了一種高效并行的二維離散提升小波(DWT)變換結構，該結構只需要7 行數據緩存，即可實現行和列方向同時進行濾波變換。
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小波變換 數據緩存 FPGA IP核
- 設計了一種基于FPGA控制的高速數據存儲系統。該系統采用FPGA實現了對四個符合ATA-6規(guī)范的、RAID 0配置的IDE磁盤陣列的管理，并配合四個SDRAM實現對數據的高速穩(wěn)定存儲。該磁盤陣列同時掛四個IDE硬盤，平均數據流達到200MB/s，峰值傳輸速率達到800MB/s，也可以擴展更多硬盤，構成大容量的磁盤陣列。
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高速數據存儲 IDE磁盤陣列 FPGA
- 在數字下變頻系統實現方案中，輸入的模擬中頻信號經過高速A/D采樣數字化后與數控振蕩器NCO(Numerically Controlled Osillator)產生的正交本振信號混頻，然后再由抽取濾波模塊進行處理，以輸出低速的低頻或基帶信號。本文以軟件無線電數字下變頻技術為研究對象，參考GSM系統建立數字下變頻系統。
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數字變頻 軟件無線電 FPGA
- 設計了一種基于FPGA平臺的并行處理流水線結構，配合高速查表，可支持10Gbps接口的報文轉發(fā)。該設計已應用在國家863計劃重大課題“可擴展到T比特的高性能IPv4/v6路由器基礎平臺及實驗系統”中,并通過測試。
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并行流水線 高速查表 FPGA
- 本文論述了利用用FPGA來開發(fā)DDS函數發(fā)生器的總體設計思路，詳細討論了任意波形產生、頻率精確調整、雙路移相輸出、PWM調制波產生、D/A轉換與濾波電路、鍵盤與顯示等諸方面軟硬件實現方法。 整個設計
- 關鍵字：
DDS 任意波形發(fā)生器 FPGA
- 在交流伺服驅動系統概念的基礎上，提出了基于ACTEL現場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設計原理，該電路由4倍頻細分、辨向電路、計數電路組成，信號處理模塊通過VHDL語言實現。
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交流伺服系統 VHDL FPGA 光柵尺信號處理
- 針對主飛行顯示儀對圖形處理和顯示的苛刻要求，采用基于儀器總線和擴展總線的高速陣列信號處理板的設計模式，提出了一種基于硬件加速的PFD圖形顯示設計方法。該方法實現了圖形分層雙緩存交替切換、圖形填充、圖形合成和多通道DMA像素引擎，提高了PFD圖形生成和顯示的實時性和可靠性。實踐證明，該設計顯著解決了PFD圖形顯示系統中的速度瓶頸。
- 關鍵字：
圖形處理 圖形合成 FPGA
- 圍繞小衛(wèi)星體積小、重量輕和價格低廉的特點，一個多CPU共享內存的系統（CPU仍然采用有相應宇航級器件的8086）將是比較合適的選擇。同時為了提高共享內存的數據通信帶寬，使其不成為整個系統的瓶頸，本文提出了一個用ASIC設計一個共享總線開關網絡（簡稱SBSN，下同），組合成Omega網絡的方案，以消除對某一組內存的總線競爭，實現多CPU對共享分組存儲系統的低位交叉并行訪問。
- 關鍵字：
并行存儲器 多CPU共享內存 FPGA
- 多加數的加法器是FPGA的一個比較常見的應用。仿真對比了其三種實現方案的性能和所消耗資源，得出進位保留加法陣列是首選方案。針對進位保留加法陣列實現的復雜性給出了一個加法陣列的HDL代碼生成器，極大地簡化了加法陣列的設計工作。
- 關鍵字：
HDL代碼生成器 加法器 FPGA
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