摘要
串行接口常用于芯片至芯片和電路板至電路板之間的數據傳輸。隨著系統(tǒng)帶寬不斷增加至多吉比特范圍，并行接口已經被高速串行鏈接，或SERDES (串化器/ 解串器)所取代。起初， SERDES 是獨立的ASSP 或ASIC 器件。在過去幾年中已經看到有內置SERDES 的FPGA 器件系列，但多見于高端FPGA芯片中，而且價格昂貴。
本方案是以CME最新的低功耗系列FPGA的HR03為平臺，實現8/10b的SerDes接口，包括SERDES收發(fā)單元，通過完全數字化的方法實現SERDES的CD
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京微雅格 FPGA
記得在上幾篇博客中，有幾名網友提出要加進去錯誤分析這一部分，那我們就從今天這篇文章開始加進去我在消化這段代碼的過程中遇到的迷惑，與大家分享。
今天要寫的是一段基于FIFO的串口發(fā)送機設計，之前也寫過串口發(fā)送的電路，這次寫的與上次的有幾分類似。這段代碼也是我看過別人寫過的之后，消化一下再根據自己的理解寫出來的，下面是我寫這段代碼的全部流程和思路，希望對剛開始接觸的朋友來說有一點點的幫助，也希望有經驗的朋友給予寶貴的建議。
首先來解釋一下FIFO的含義，FIFO就是First Input Fi
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FPGA FIFO
1. 超安全SmartFusion2? SoC FPGA和 IGLOO2? FPGA
美高森美的超安全SmartFusion2? SoC FPGA和 IGLOO2? FPGA器件，無論在器件、設計和系統(tǒng)層次上的安全特性都比其他領先FPGA制造商更先進。新的數據安全特性現已成為美高森美主流SmartFusion2 SoC FPGA和 IGLOO2 FPGA器件的一部分，可讓開發(fā)人員充分利用器件本身所具有的同級別器件中的最低功耗,高可靠性和最佳安全技術，以期構建高度差
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美高森美 SmartFusion2 FPGA
對自己的設計的實現方式越了解，對自己的設計的時序要求越了解，對目標器件的資源分布和結構越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。
下文總結了幾種進行時序約束的方法。按照從易到難的順序排列如下：
0.核心頻率約束
這是最基本的，所以標號為0.
1.核心頻率約束+時序例外約束
時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay.但這還不是最完整的時序約束
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FPGA 時序約束
FPGA采用了邏輯單元陣列概念，內部包括可配置邏輯模塊、輸出輸入模塊和內部連線三個部分。每一塊FPGA芯片都是由有限多個帶有可編程連接的預定義源組成來實現一種可重構數字電路。
長久以來新型FPGA的功能和性能已經為它們贏得系統(tǒng)中的核心位置，成為許多產品的主要數據處理引擎。
鑒于FPGA在如此多應用中的重要地位，采取正式且注重方法的開發(fā)流程來處理FPGA設計比以往更加重要。該流程旨在避免開發(fā)周期后期因發(fā)現設計缺陷而不得不進行費時費錢的設計修改，而且該缺陷還可能對項目進度計劃、成本和質量造成災
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FPGA
按照基于Windows的語言(C、C++、C#)等編程語言的初學入門教程，第一個歷程應該是“Hello World!”的例程。但由于硬件上的驅動難易程度，此例程將在在后續(xù)章程中推出。硬件工程師學習開發(fā)板的第一個例程：流水燈，一切美好的開始。
本章將會在設計代碼的同時，講解Quartus II 軟件的使用，后續(xù)章節(jié)中只講軟件的思想，以及解決方案，不再做過多的累贅描述。
一、Step By Step 建立第一個工程
(1)建立第一個工程，File-New-New
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FPGA Quartus II
說到異步時鐘域的信號處理，想必是一個FPGA設計中很關鍵的技術，也是令很多工程師對FPGA望而卻步的原因。但是異步信號的處理真的有那么神秘嗎?那么就讓特權同學和你一起慢慢解開這些所謂的難點問題，不過請注意，今后的這些關于異步信號處理的文章里將會重點從工程實踐的角度出發(fā)，以一些特權同學遇到過的典型案例的設計為依托，從代碼的角度來剖析一些特權同學認為經典的跨時鐘域信號處理的方式。這些文章都是即興而寫，可能不會做太多的分類或者歸納，也有一些特例，希望網友自己把握。
另外，關于異步時鐘域的話題，推薦大家
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FPGA MCU
只有最初級的邏輯電路才使用單一的時鐘。大多數與數據傳輸相關的應用都有與生俱來的挑戰(zhàn)，即跨越多個時鐘域的數據移動，例如磁盤控制器、CDROM/DVD 控制器、調制解調器、網卡以及網絡處理器等。當信號從一個時鐘域傳送到另一個時鐘域時，出現在新時鐘域的信號是異步信號。
在現代 IC、ASIC 以及 FPGA 設計中，許多軟件程序可以幫助工程師建立幾百萬門的電路，但這些程序都無法解決信號同步問題。設計者需要了解可靠的設計技巧，以減少電路在跨時鐘域通信時的故障風險。
基礎
從事多時鐘設計的第一
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FPGA 異步信號 FIFO
相信學過單片機的同學對I2C總線都不陌生吧，今天我們來學習怎么用verilog語言來實現它，并在FPGA學習版上顯示。
i2c總線在近年來微電子通信控制領域廣泛采用的一種新型的總線標準，他是同步通信的一種特殊方式，具有接口少，控制簡單，器件封裝形式小，通信速率高等優(yōu)點。在主從通信中，可以有多個i2c總線器件同時接到i2c總線上，所有與i2c兼容的器件都有標準的接口，通過地址來識別通信對象，使他們可以經由i2c總線互相直接通信。
i2c總線由兩條線控制，一條時鐘線SCL，一條數據線SDA，這
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FPGA i2c verilog
市場研究機構ICInsights最新報告稱，中國IC設計企業(yè)在2014年全球前五十無晶圓廠IC供應商排行榜上占據9個席位。這9家廠商包括海思、展訊、大唐微、南瑞智芯、華大、中興、瑞芯微、銳迪科、全志。而2009年只有1家企業(yè)入圍，這表明中國無晶圓廠IC產業(yè)確實成長顯著。
然而，上述9家入圍企業(yè)中，有5家都聚焦于目前最熱門的智能手機市場。當然，這些年智能手機終端產業(yè)確實增長迅速，也為中國IC設計提供了發(fā)展空間和機遇。但我國擁有的是全球最大的信息消費市場，每年進口集成電路產品超過2000億美元，對I
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海思 展訊 FPGA
對自己的設計的實現方式越了解，對自己的設計的時序要求越了解，對目標器件的資源分布和結構越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。
下文總結了幾種進行時序約束的方法。按照從易到難的順序排列如下：
0.核心頻率約束
這是最基本的，所以標號為0.
1.核心頻率約束+時序例外約束
時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay.但這還不是最完整的時序約束
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FPGA 時序約束
以前在學單片機的時候，覺得串口通信其實很簡單，只要一個指令數據就能輕易的接收或者發(fā)送。前幾天試著用FPGA實現，發(fā)現里面的學問還不少，并沒有想象的那么簡單。當然代碼肯定是參考別人的，不過我還是認真研究了整段代碼的，下面的程序就是我在看懂了別人代碼后自己敲的，花了也不少時間，理解的也差不多，下面我就在這里給那些和我一樣的初學者介紹一下吧，解釋的不對的地方還望各位大神指正，大家好一起學習~
1、頂層模塊
寫程序都一樣，不能多有的程序都寫在一個模塊里，那樣看起來很麻煩，出了錯誤也不好維護，對于一
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FPGA 狀態(tài)機
一、關于HDL
1. HDL簡介
HDL ： Hardware Discription Language 硬件描述語言，即描述FPGA/CPLD內部邏輯門的工作狀態(tài)，來實現一定電路。
隨著EDA技術的發(fā)展，使用硬件語言設計PLD/FPGA成為一種趨勢。目前硬件描述語言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各種語言有各種優(yōu)勢，根據業(yè)界應用而定。
2. VHDL和Verilog區(qū)別
在業(yè)界，VHDL和Veri
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FPGA Verilog
剛開始玩CPLD/FPGA開發(fā)板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復雜的程序，如果不注意coding style，很容易就溢出了。當時做一個三位數的解碼基本就讓我苦死了，對coding style的重要性也算是有一個比較深刻的認識了。
后來因為一直在玩xilinx的spartan3 xc3s400，這塊芯片資源相當豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數據都沒有問題(VGA顯示用)。而最近
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FPGA verilog RTL
學習FPGA其實也不算久，開始的時候參考別人的代碼并不多，大多是自己寫的，那時候做時序邏輯多一些。參加了中嵌的培訓班，一個多月的時間在熟悉ISE軟件的使用以及verilog語法方面下了苦功，也參考了不少書，算是為自己打下了比較好的基礎。因為那時候培訓的方向是軟件無線電方面的，所以做了很多有關的模塊程序，之前的日志里也發(fā)表了很多，關鍵是一個興趣，感覺仿真后看到自己的一個個算法思想得到實現真有成就感。后來停了一段時間，因為實在沒有比較有意思的活干了。
直到前段時間開始使用SP306的開發(fā)板，然后會參
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FPGA verilog
fpga-nios介紹
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