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零基礎(chǔ)學(xué)FPGA（五）Verilog語(yǔ)法基基礎(chǔ)基礎(chǔ)(下)

　　9、關(guān)于任務(wù)和函數(shù)的小結(jié)，挑幾點(diǎn)重要的說(shuō)一下吧　　(1)任務(wù)具有多個(gè)輸入、輸入/輸出和輸出變量，在任務(wù)重可以使用延遲、事件和時(shí)序控制結(jié)構(gòu)，在任務(wù)重可以調(diào)用其它任務(wù)和函數(shù)。與任務(wù)不同，函數(shù)具有返回值，而且至少要有一個(gè)輸入變量，而且在函數(shù)中不能使用延遲、事件和時(shí)序控制結(jié)構(gòu)，函數(shù)可以條用函數(shù)，但是不能調(diào)用任務(wù)。　　(2)在聲明函數(shù)時(shí)，系統(tǒng)會(huì)自動(dòng)的生成一個(gè)寄存器變量，函數(shù)的返回值通過(guò)這個(gè)寄存器返回到調(diào)用處。　　(3)函數(shù)和任務(wù)都包含在設(shè)計(jì)層次中，可以通過(guò)層次名對(duì)他們實(shí)行調(diào)用。這句話什么意思啊?
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零基礎(chǔ)學(xué)FPGA（四）Verilog語(yǔ)法基基礎(chǔ)基礎(chǔ)(中)

　　我們接著上篇文章繼續(xù)學(xué)習(xí)，上次提到了兩種賦值語(yǔ)句，讓我們接著往下學(xué)。　　1、塊語(yǔ)句　　塊語(yǔ)句包括兩種，一個(gè)是順序塊，一個(gè)是并行塊。　　(1)順序快　　順序快就好比C語(yǔ)言里的大括號(hào)“{ }”，在Verilog語(yǔ)法中，用begin…end代替。這里只需要知道，在begin…end中間的語(yǔ)句是順序執(zhí)行的就行了。　　(2)并行塊　　并行塊可以算是一個(gè)新的知識(shí)點(diǎn)，與順序塊最大的不同就是并行塊中的語(yǔ)句是同時(shí)開(kāi)始執(zhí)行的，要想控制語(yǔ)句的先后順
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零基礎(chǔ)學(xué)FPGA（三）Verilog語(yǔ)法基基礎(chǔ)基礎(chǔ)(上)

　　這幾天復(fù)習(xí)了一下Verilog的語(yǔ)法知識(shí)，就借此寫(xiě)寫(xiě)我對(duì)這些東西的想法吧。感覺(jué)呢，是和C語(yǔ)言差不多，具有C語(yǔ)言基礎(chǔ)的朋友學(xué)起來(lái)應(yīng)該沒(méi)什么問(wèn)題，和C語(yǔ)言相同的地方就不說(shuō)了吧，重點(diǎn)說(shuō)一下不同點(diǎn)吧。　　1、模塊的結(jié)構(gòu) 　　模塊呢，是Verilog的基本設(shè)計(jì)單元，它主要是由兩部分組成，一個(gè)是接口，另一個(gè)是邏輯。下面舉一個(gè)小例子說(shuō)明一下：　　module xiaomo (a,b,c,d); 　　input a,b; 　　output c,d; 　　assign c=a|b; 　　assign
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示波器高刷新率是如何煉成的

　　之前有一篇文章提到《為何示波器廠商從不提及刷新率》，講述了市面上各示波器廠商在刷新率參數(shù)上的市場(chǎng)現(xiàn)狀。而很多示波器用戶無(wú)不關(guān)心示波器的刷新率指標(biāo)，近期我司FAE在與客戶交流時(shí)，很多客戶對(duì)ZDS2022示波器具有33萬(wàn)次幀/秒的高刷新率很感興趣，這樣高的刷新率到底是怎樣做出來(lái)的呢? 　　什么是波形刷新率? 　　波形刷新率又叫波形捕獲率，指的是每秒鐘波形刷新的次數(shù)，表示為波形數(shù)每秒(wfms/s)。事實(shí)上，示波器從采集信號(hào)到屏幕上顯示出信號(hào)波形的過(guò)程，是由若干個(gè)捕獲周期組成的。一個(gè)捕獲周期包括采樣時(shí)間
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基于FPGA的無(wú)損圖像壓縮系統(tǒng)設(shè)計(jì)

　　摘要：本文簡(jiǎn)要介紹了圖像壓縮的重要性和常用的無(wú)損圖像壓縮算法，分析了快速高效無(wú)損圖像壓縮算法(FELICS)的優(yōu)勢(shì)，隨后詳細(xì)分析了該算法的編碼步驟和硬件實(shí)現(xiàn)方案，最后公布了基于該方案的FPGA性能指標(biāo)。和其他壓縮算法相比該方案可極大地減小無(wú)損圖像壓縮系統(tǒng)所需的存儲(chǔ)空間和壓縮時(shí)間。　　引言　　隨著信息技術(shù)的巨大革新，數(shù)據(jù)存儲(chǔ)和傳輸開(kāi)始在人類(lèi)生活中變得越來(lái)越重要，數(shù)據(jù)壓縮技術(shù)因而應(yīng)運(yùn)而生，它不僅能減少數(shù)據(jù)存儲(chǔ)所需的空間還可以緩解傳輸帶寬的壓力。數(shù)據(jù)壓縮可以分為有損壓縮和無(wú)損壓縮兩種，其中有損壓縮技
關(guān)鍵字： FPGA 圖像壓縮像素點(diǎn) GOLOMB-RICE 存儲(chǔ)器 201501

2015：工業(yè)與汽車(chē)電子展望

　　摘要：通過(guò)走訪部分電機(jī)驅(qū)動(dòng)、汽車(chē)電子、測(cè)試測(cè)量的領(lǐng)先廠商，展望了相關(guān)領(lǐng)域的發(fā)展趨勢(shì)。　　電機(jī)驅(qū)動(dòng)的關(guān)鍵詞：高效、一對(duì)多和遠(yuǎn)程控制　　縱觀2014年，電機(jī)控制的發(fā)展速度雖然不像消費(fèi)品那樣迅猛，但是一直在不斷進(jìn)步，比如近兩年大熱的FOC控制和家電變頻化，以及因傳感器的一些弊端引發(fā)的無(wú)傳感器控制需求，業(yè)界都有很強(qiáng)烈的興趣。　　Microchips公司16位單片機(jī)產(chǎn)品部產(chǎn)品營(yíng)銷(xiāo)經(jīng)理Erlendur Kristjansson指出，在接下來(lái)幾年，采用梯形波或6步逆變器控制的BLDC電機(jī)正轉(zhuǎn)向依靠無(wú)傳感
關(guān)鍵字：汽車(chē)電子電機(jī)驅(qū)動(dòng) MCU FPGA 201501

2015：物聯(lián)網(wǎng)引領(lǐng)芯片廠商創(chuàng)新

　　摘要：通過(guò)對(duì)部分行業(yè)有代表性的芯片和軟件廠商的走訪，折射了2015年及今后物聯(lián)網(wǎng)芯片的技術(shù)和產(chǎn)品走勢(shì)。包括從技術(shù)上，不可忽略大數(shù)據(jù)的分析/云計(jì)算。對(duì)部分芯片廠商來(lái)說(shuō)，實(shí)際上更關(guān)心每個(gè)小數(shù)據(jù)的收集是否安全、可靠。另外，物聯(lián)網(wǎng)對(duì)傳感器、傳感器樞紐芯片等提出了挑戰(zhàn)，并需要良好的能量采集芯片，也需要系統(tǒng)更加節(jié)能。物聯(lián)網(wǎng)的熱門(mén)研發(fā)領(lǐng)域是可穿戴，需要芯片在性能、小型化等方面進(jìn)行創(chuàng)新。　　IoT帶來(lái)兩個(gè)意想不到的趨勢(shì) 　　Altera公司總裁、CEO兼董事會(huì)主席John Daane：當(dāng)我們展望2015年時(shí)，發(fā)
關(guān)鍵字：物聯(lián)網(wǎng) 以太網(wǎng) WiFi FPGA 大數(shù)據(jù) 云計(jì)算 201501

零基礎(chǔ)學(xué)FPGA（二）關(guān)于觸發(fā)器

　　太書(shū)面化的話我就不說(shuō)了啊，有些東西就像書(shū)上寫(xiě)的，真的看著看著就想睡覺(jué)了，還是大白話直白哈。　　1、關(guān)于觸發(fā)器的分類(lèi) 　　觸發(fā)器呢大體可以按這幾個(gè)部分分類(lèi)：1、按晶體管性質(zhì)分，可以分為BJT集成電路觸發(fā)器和MOS型集成電路觸發(fā)器。2、按工作方式分，可分為異步工作方式和同步工作方式，異步工作方式也就是不受時(shí)鐘控制，像基本RS觸發(fā)器，同步方式就是受時(shí)鐘控制，稱(chēng)為時(shí)鐘觸發(fā)器。3、按結(jié)構(gòu)方式分，可分為維持阻塞觸發(fā)器，延邊觸發(fā)器，主從觸發(fā)器等。4、按邏輯功能分，可分為RS觸發(fā)器，JK觸發(fā)器，D觸發(fā)器，T觸發(fā)
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零基礎(chǔ)學(xué)FPGA (一) 關(guān)于我和FPGA

　　剛開(kāi)始也不知道寫(xiě)點(diǎn)什么，畢竟我才剛剛認(rèn)識(shí)FPGA不久，也寫(xiě)不出什么東西，就寫(xiě)點(diǎn)關(guān)于我的經(jīng)歷吧，反正又不是寫(xiě)書(shū)~就隨便扯點(diǎn)，就當(dāng)是我的博客的開(kāi)篇吧! 　　我現(xiàn)在是一名大二的學(xué)生，讀的是一所普通重點(diǎn)本科，也就是非211啦!專(zhuān)業(yè)呢，是通信工程。在大學(xué)待了也差不多一年半了，給我的整體感覺(jué)是，大學(xué)豐富的生活是有了，豐富的課余活動(dòng)甚至沖散了當(dāng)時(shí)我念高中時(shí)對(duì)理想的追求。一年前，我抱著對(duì)大學(xué)的無(wú)比崇敬邁進(jìn)了大學(xué)校門(mén)，剛來(lái)嘛，當(dāng)然要做個(gè)乖孩子，每天早上起很早去早讀，每次上課都坐第一排，下了課去自習(xí)室寫(xiě)個(gè)作業(yè)，晚上回去
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迎向SDN與NFV FPGA早已做好準(zhǔn)備

　　網(wǎng)路速度與資料訊息呈現(xiàn)暴炸性的成長(zhǎng)，從資料中心、網(wǎng)通乃至于電信業(yè)者無(wú)不被這樣的發(fā)展洪流所影響，這也使得晶片業(yè)者們開(kāi)始采取了一些動(dòng)作，F(xiàn)PGA(可編程邏輯閘陣列)領(lǐng)導(dǎo)供應(yīng)商Xilinx(賽靈思)可以說(shuō)是其中之一。　　 ? 　　Xilinx有線通訊部門(mén)總監(jiān)Gilles Garcia指出，近年來(lái)相當(dāng)熱門(mén)的SDN(軟體定義網(wǎng)路)與NFV(網(wǎng)路功能虛擬化)預(yù)計(jì)將在2015年創(chuàng)造近100億美金的產(chǎn)值，這對(duì)于相關(guān)產(chǎn)業(yè)而言，無(wú)疑是相當(dāng)大的機(jī)會(huì)。他進(jìn)一步談到，看待SDN或是NFV，還是可以分成軟體
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美高森美與 New Wave DV合作開(kāi)發(fā)用于以太網(wǎng)和光纖通道解決方案的創(chuàng)新網(wǎng)絡(luò)產(chǎn)品和IP內(nèi)核

　　致力于在電源、安全、可靠和性能方面提供差異化半導(dǎo)體技術(shù)方案的領(lǐng)先供應(yīng)商美高森美公司(Microsemi Corporation) 宣布與New Wave Design & Verification (New Wave DV)合作開(kāi)發(fā)網(wǎng)絡(luò)硬件和光纖通道IP內(nèi)核?，F(xiàn)在，PMC/XMC 卡和IP內(nèi)核均可用于美高森美的SmartFusion2® SoC FPGA和IGLOO2® FPGA器件，能夠?yàn)橛靡蕴W(wǎng)和/或光纖通道的新型國(guó)防、航空航天、企業(yè)網(wǎng)絡(luò)和存儲(chǔ)應(yīng)用加快開(kāi)發(fā)周期。　　美高
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京微雅格：打破高端通用芯片“硅谷神話”

　　4家美國(guó)公司用近9000項(xiàng)專(zhuān)利構(gòu)筑的知識(shí)產(chǎn)權(quán)壁壘，讓60多家企業(yè)先后折戟，巨額投入付之東流……這樣的領(lǐng)域，足以讓后來(lái)者望而卻步。然而，一家中國(guó)公司卻另辟蹊徑，精研知識(shí)產(chǎn)權(quán)規(guī)則，自主開(kāi)發(fā)出FPGA芯片并實(shí)現(xiàn)了量產(chǎn)，成為世界上硅谷以外唯一成功的挑戰(zhàn)者。　　FPGA，現(xiàn)場(chǎng)可編程邏輯門(mén)陣列，代表了國(guó)家重大科技專(zhuān)項(xiàng)“核高基”中的“高”——高端通用芯片中的一種，京微雅格的董事長(zhǎng)兼CEO劉明博士更愿意叫它&ldq
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Altera演示FPGA中業(yè)界性能最好的DDR4存儲(chǔ)器數(shù)據(jù)速率

　　Altera公司今天宣布，在硅片中演示了DDR4存儲(chǔ)器接口，其工作速率是業(yè)界最高的2，666 Mbps。Altera的Arria® 10 FPGA和SoC是目前業(yè)界唯一能夠支持這一速率DDR4存儲(chǔ)器的FPGA，存儲(chǔ)器性能比前一代FPGA提高了43%，比競(jìng)爭(zhēng)20 nm FPGA高出10%。硬件設(shè)計(jì)人員現(xiàn)在可以使用最新的Quartus® II軟件v14.1，在Arria 10 FPGA和SoC設(shè)計(jì)中實(shí)現(xiàn)2，666 Mbps DDR4存儲(chǔ)器數(shù)據(jù)速率。視頻演示表明，魯棒的存儲(chǔ)器接口能夠工作在2
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基于FPGA的數(shù)字日歷設(shè)計(jì)

　　基于FPGA設(shè)計(jì)數(shù)字日歷可以實(shí)現(xiàn)以軟件方式設(shè)計(jì)硬件的目的，無(wú)需購(gòu)買(mǎi)專(zhuān)用數(shù)字芯片，從而克服了傳統(tǒng)利用多片數(shù)字集成電路設(shè)計(jì)數(shù)字日歷存在焊接麻煩、調(diào)試繁瑣、成本較高等問(wèn)題。而且，基于FPGA的數(shù)字日歷與傳統(tǒng)系統(tǒng)相比，在設(shè)計(jì)靈活、開(kāi)發(fā)速度、降低成本、計(jì)時(shí)精度、功能實(shí)現(xiàn)上都得到大幅度提升，能夠更好地滿足人們?nèi)粘Ｉ畹男枰? 　　本文介紹如何利用VHDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)具有年、月、日、星期、時(shí)、分、秒計(jì)時(shí)顯示功能，時(shí)間調(diào)整功能和整點(diǎn)報(bào)時(shí)功能的數(shù)字日歷。在QuartusⅡ開(kāi)發(fā)環(huán)境下，采用自頂向下的設(shè)計(jì)方法，建
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Altera Quartus II軟件v14.1支持業(yè)界第一款具有硬核浮點(diǎn)DSP模塊的FPGA實(shí)現(xiàn)TFLOP性能

　　Altera公司今天發(fā)布其Quartus II軟件v14.1，擴(kuò)展支持Arria 10 FPGA和SoC——FPGA業(yè)界唯一具有硬核浮點(diǎn)DSP模塊的器件，也是業(yè)界唯一集成了ARM處理器的20 nm SoC FPGA。Altera最新的軟件版本可立即支持集成在Arria 10 FPGA和SoC中的硬核浮點(diǎn)DSP模塊。用戶現(xiàn)在可以選擇三種獨(dú)特的DSP設(shè)計(jì)輸入流程，DSP性能達(dá)到業(yè)界領(lǐng)先的1.5 TFLOPS。軟件還包括多項(xiàng)優(yōu)化，加速Arria 10 FPGA和SoC設(shè)計(jì)時(shí)間，提高了
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