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fpga-nios 文章進(jìn)入fpga-nios技術(shù)社區(qū)

基于FPGA和PCI的高精度測速板卡的設(shè)計與實現(xiàn)

摘要：經(jīng)典的碼盤數(shù)字測速方法有M法、T法、M／T法，但都有一定的不足。為了克服原有方法的不足，設(shè)計并實現(xiàn)了一種在較大速度范圍都有良好精度和良好快速性的測速方法。電路采用FPGA實現(xiàn)，測速得到的數(shù)據(jù)通過PCI總線從
關(guān)鍵字： FPGA PCI 高精度測速

基于FPGA的超聲診斷儀動態(tài)濾波器的設(shè)計

采用FPGA的模擬動態(tài)濾波器，在結(jié)構(gòu)上簡易，性能上穩(wěn)定，測試和設(shè)計都十分的方便。FPGA的使用，能根據(jù)具體要求很方便的改變控制信號，同時實現(xiàn)超聲診斷儀中多個模塊并行工作，也為以后的更多模擬部分?jǐn)?shù)字化提供了基礎(chǔ)。
關(guān)鍵字： FPGA 超聲診斷儀動態(tài) 濾波器

基于FPGA的CCD相機(jī)時序發(fā)生器的設(shè)計

本文分析了IL-E2型TDI-CCD 芯片的工作過程和對驅(qū)動信號的要求，在此基礎(chǔ)上設(shè)計出合理的時序電路，為了滿足在實際工作中像移速度異速匹配的要求，在時序電路的設(shè)計中時序發(fā)生部分是可調(diào)的。這種設(shè)計方案簡單、可靠、實用。
關(guān)鍵字： FPGA CCD 相機(jī) 時序

基于FPGA+ DSP的實時圖像處理系統(tǒng)設(shè)計與實現(xiàn)

基于FPGA+ DSP的實時圖像處理系統(tǒng)設(shè)計與實現(xiàn),摘要: 針對圖像處理系統(tǒng)計算量大、實時性高和體積小的要求，研制了一種以DSP為主處理器FPGA 為輔處理器的高性能實時圖像處理系統(tǒng)。利用這兩種芯片的各自特點(diǎn)，將算法分成兩部分分別交由FPGA 和DSP處理，大大提高
關(guān)鍵字： FPGA，DSP

基于FPGA的8085A CPU結(jié)構(gòu)分析與實現(xiàn)

1 引言

微型計算機(jī)原理幾乎是所有理工科類大學(xué)生的必修課目之一，其重要性不言而喻。然而大多數(shù)教學(xué)側(cè)重于應(yīng)用方面，對計算機(jī)的結(jié)構(gòu)及工作原理涉之不深，因為無法做一個CPU 來演示。這樣學(xué)生不能真正了解
關(guān)鍵字： 8085A FPGA CPU 結(jié)構(gòu)分析

基于邏輯分析內(nèi)核的FPGA電路內(nèi)調(diào)試技術(shù)

隨著FPGA融入越來越多的能力，對有效調(diào)試工具的需求將變得至關(guān)重要。對內(nèi)部可視能力的事前周密計劃將能使研制組采用正確的調(diào)試戰(zhàn)略，以更快完成他們的設(shè)計任務(wù)。

“我知道我的設(shè)計中存在一個問題，但我沒有很
關(guān)鍵字： FPGA 邏輯分析電路調(diào)試技術(shù)

Cadence為復(fù)雜的FPGA/ASIC設(shè)計提高驗證效率

　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司,今天宣布在幫助ASIC與FPGA設(shè)計者們提高驗證效率方面取得最新重大進(jìn)展。加上對最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標(biāo)準(zhǔn)的全面支持，600多種新功能擴(kuò)展了指標(biāo)驅(qū)動型驗證(MDV)的范圍，幫助工程師實現(xiàn)更快、更全面的驗證閉合與硅實現(xiàn)。　　
關(guān)鍵字： Cadence FPGA

高階累積量調(diào)制識別改進(jìn)算法的FPGA實現(xiàn)

摘要：基于高階累積量的數(shù)字調(diào)制信號識別算法在低信噪比環(huán)境下識別率較低。針對這一問題，提出了高階累積量的改進(jìn)算法，通過調(diào)整特征參數(shù)的判別順序先識別出MASK信號的方式，取得了較好的效果。討論了該算法的FPGA設(shè)
關(guān)鍵字： FPGA 高階累積量調(diào)制識別改進(jìn)算法

20個FPGA成功案例

自 1985 年 Xilinx 向市場推出全球首款現(xiàn)場可編程門陣列 (FPGA) 以來，成千上萬的設(shè)計工程師充分利用其卓越的靈活性、可重復(fù)編程性、功能性和出眾的高性能及高容量構(gòu)建了各種令人稱贊的創(chuàng)新型產(chǎn)品，使我們的日常生活
關(guān)鍵字： FPGA 案例

利用LabVIEW和CompactRIO開發(fā)慣性檢管器

挑戰(zhàn):尋找石油或者天然氣管道的參考位置，并確?？臻g誤差小于1米解決方案:通過使用LabVIE...
關(guān)鍵字： FPGA LabVIEW CompactRIO 慣性檢管器

采用WDM的精確定時器及其在冗余技術(shù)中的應(yīng)用

采用WDM的精確定時器及其在冗余技術(shù)中的應(yīng)用,提出一種設(shè)備冗余的系統(tǒng)設(shè)計方法，為系統(tǒng)的故障檢測和切換技術(shù)提供了一種解決方案。利用此方法設(shè)計了雙冗余CAN 總線板卡以及在Window s XP 系統(tǒng)下的WDM 驅(qū)動。該模塊工作穩(wěn)定，數(shù)據(jù)傳輸可靠，冗余切換切實可行。并可依據(jù)實際使用要求在線修改定時查詢時間。這種冗余實現(xiàn)方法在提高設(shè)備可靠性方面具有一定的實用價值。
關(guān)鍵字： FPGA

基于FPGA參數(shù)關(guān)聯(lián)比較器的預(yù)分選器設(shè)計

引言現(xiàn)代電子戰(zhàn)環(huán)境日趨復(fù)雜，信號日趨密集，新體制雷達(dá)不斷出現(xiàn)，雷達(dá)信號的各個參數(shù)以各種規(guī)律變化，因...
關(guān)鍵字： FPGA 預(yù)分選器關(guān)聯(lián)比較器

利用電源模塊簡化設(shè)計減少元件數(shù)量和空間需求

　工程師和設(shè)計人員為了滿足產(chǎn)品的最后期限要求,需要始終將重點(diǎn)放在最重要的核心架構(gòu)系統(tǒng)設(shè)計方面。采用FPGA、DSP或微處理器設(shè)計是設(shè)計的關(guān)鍵部分,也最花費(fèi)時間。系統(tǒng)級設(shè)計人員可以通過將主要精力集中于系統(tǒng)設(shè)計而受
關(guān)鍵字：電源 DC-DC FPGA DSP

自動售貨機(jī)控制模塊VHDL程序設(shè)計及FPGA實現(xiàn)

近年來,隨著集成電路技術(shù)的迅猛發(fā)展,特別是可編程邏輯器件的高速發(fā)展,EDA（ElectronicDesignAutomatio...
關(guān)鍵字： EDA FPGA VHDL Quartus

利用FPGA來實現(xiàn)RC6算法的設(shè)計與研究

利用FPGA來實現(xiàn)RC6算法的設(shè)計與研究,引言　　RC6是作為AES(Advanced Encryption Standard)的候選算法提交給NIST(美國國家標(biāo)準(zhǔn)局)的一種新的分組密碼。它是在RC5的基礎(chǔ)上設(shè)計的，以更好地符合AES的要求，且提高了安全性，增強(qiáng)了性能。根據(jù)AES的要求，一
關(guān)鍵字：設(shè)計研究算法 RC6 FPGA 實現(xiàn) 利用

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fpga-nios電路

利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計與實現(xiàn)
基于FPGA的LCD顯示遠(yuǎn)程更新

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如何使用FPGA和PCI總線實現(xiàn)天文圖像實時采集與處理系統(tǒng)的設(shè)計
如何使用FPGA實現(xiàn)多通道高速CMOS圖像采集系統(tǒng)的設(shè)計
如何使用FPGA實現(xiàn)新型高速CCD圖像數(shù)據(jù)采集系統(tǒng)
基于FPGA的數(shù)字存儲示波器設(shè)計與實現(xiàn)
使用FPGA的超聲波測距資料合集免費(fèi)下載
如何使用FPGA實現(xiàn)BP神經(jīng)網(wǎng)絡(luò)的仿真線設(shè)計
基于UDP協(xié)議和FPGA的點(diǎn)到點(diǎn)數(shù)據(jù)傳輸方案
如何使用FPGA實現(xiàn)低成本網(wǎng)絡(luò)數(shù)據(jù)傳輸存儲系統(tǒng)

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