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基于FPGA的智能控制器設計及測試方法研究
- 摘要：通過模糊自整定PID控制器的設計，本文提出了一種基于VHDL描述、DSP Builder和Modelsim混合仿真、FPGA實現的智能控制器設計及測試新方法。首先，通過MATLAB仿真，得出智能控制器的結構和參數。然后，基于VHDL進行智能控制器的數字化實現及其開環(huán)測試。在此基礎上，通過分析一般智能控制器的測試特點，采用DSP Builder構建閉環(huán)測試系統(tǒng)，Modelsim運行DSP Builder生成文件來驗證QuartusII中所做VHDL設計的測試方法。實驗表明，該測試方法能有效模擬控制器的
- 關鍵字： 嵌入式系統(tǒng) 單片機 FPGA 智能控制器 嵌入式
Altera宣布其Cyclone III FPGA提供對EtherCAT IP支持
- Altera公司日前宣布為EtherCAT技術協(xié)會的EtherCAT協(xié)議提供知識產權(IP)支持。此前IP是針對Cyclone® II器件，現在將針對Altera新的低成本、低功耗Cyclone III FPGA。 EtherCAT技術協(xié)會執(zhí)行總監(jiān)Martin Rostan說：“在競爭非常激烈的工廠自動化設備市場上，企業(yè)正在尋找能夠迅速突出產品優(yōu)勢的新功能和特性。Cyclone III FPGA實現對EtherCAT的支持，使設計人員能夠以高性價比方式，輕松加入實時以太網功能。”
- 關鍵字： 嵌入式系統(tǒng) 單片機 Altera FPGA Cyclone EtherCAT IP 嵌入式
利用FPGA實現UART的設計
- 引 言 隨著計算機技術的發(fā)展和廣泛應用，尤其是在工業(yè)控制領域的應用越來越廣泛，計算機通信顯的尤為重要。串行通信雖然使設備之間的連線大為減少，但隨之帶來串／并轉換和位計數等問題，這使串行通信技術比并行通信技術更為復雜。串／并轉換可用軟件實現，也可用硬件實現。用軟件實現串行傳送大多采用循環(huán)移位指令將一個字節(jié)由高位到低位(或低位到高位)一位一位依次傳送，這種方法雖然簡單但速度慢，而且大量占用CPU的時間，影響系統(tǒng)的性能。更為方便的實現方法是用硬件，目前微處理器串行接口常用的LSI 芯片是UART(通用異
- 關鍵字： 嵌入式系統(tǒng) 單片機 FPGA UART 嵌入式
降低FPGA功耗的設計
- 使用這些設計技巧和ISE功能分析工具來控制功耗 新一代 FPGA的速度變得越來越快，密度變得越來越高，邏輯資源也越來越多。那么如何才能確保功耗不隨這些一起增加呢？很多設計抉擇可以影響系統(tǒng)的功耗，這些抉擇包括從顯見的器件選擇到細小的基于使用頻率的狀態(tài)機值的選擇等。 為了更好地理解本文將要討論的設計技巧為什么能夠節(jié)省功耗，我們先對功耗做一個簡單介紹。 功耗包含兩個因素：動態(tài)功耗和靜態(tài)功耗。動態(tài)功耗是指對器件內的容性負載充放電所需的功耗。它很大程度上取決于 頻率、電壓和負載
- 關鍵字： 嵌入式系統(tǒng) 單片機 FPGA 功耗 嵌入式
快速實現基于FPGA的脈動FIR濾波器
- 引言 目前，用FPGA(現場可編程門陣列)實現FIR(有限沖擊響應)濾波器的方法大多利用FPGA中LUT(查找表)的特點采用DA(分布式算法)或CSD碼等方法，將乘加運算操作轉化為位與、加減和移位操作。這些結構需要占用器件較多的LE(邏輯元件)資源，設計周期長，工作頻率低，實時性差。本文提出一種基于Stratix系列FPGA器件的新的實時高速脈動FIR濾波器的快速實現方法。利 用FGPA集成的DSP(數字信號處理器)乘加模塊定制卷積運算單元，利用VHDL(甚高速集成電路硬件描述語言)元件例化語句快
- 關鍵字： 嵌入式系統(tǒng) 單片機 FPGA 脈動FIR濾波器 嵌入式
采用FPGA的圖像采集卡的設計
- 現代化生產和科學研究對視頻圖像采集系統(tǒng)的要求日益提高。傳統(tǒng)的圖像采集卡速度慢、處理功能簡單、采用分立元件、電路非常復雜；而且可靠性差、不易調試、不能很好地滿足特殊要求。FPGA(現場可編程門陣列)是專用集成電路中集成度最高的一種，用戶可對FPGA內部的邏輯模塊和I／O模塊重新配置，以實現用戶所需邏輯功能。用戶對FPGA的編程數據放入芯片，通過上電加載到FPGA中，對其進行初始化；也可在線對其編程，實現系統(tǒng)在線重構。基于FPGA技術的圖像采集主要是通過集成的FPGA開發(fā)板，使用軟件編程把圖像的采集控制程
- 關鍵字： 嵌入式系統(tǒng) 單片機 FPGA 圖像采集卡 嵌入式
基于FPGA的多種分頻設計與實現
- 引言 分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者，這種方式只消耗不多的邏輯單元就可以達到對時鐘操作的目的。 1 整數分頻器的設計 1.1 偶數倍分頻 偶數分頻器的實現非常簡單，通過計數器計數就完全可以實現。如進行N倍偶數分頻，就可以通過由待
- 關鍵字： 嵌入式系統(tǒng) 單片機 FPGA 嵌入式
基于FPGA的以太網視頻廣播接收系統(tǒng)的設計
- 本文介紹了一種實用的基于FPGA的以太網視頻廣播接收系統(tǒng)，由于采用了FPGA技術，使得系統(tǒng)結構簡單，可靠性高。
- 關鍵字： FPGA 以太網 視頻廣播 接收系統(tǒng)
基于FPGA系統(tǒng)易測試性的研究
- 引 言 現代科技對系統(tǒng)的可靠性提出了更高的要求，而FPGA技術在電子系統(tǒng)中應用已經非常廣泛，因此FPGA易測試性就變得很重要。要獲得的FPGA內部信號十分有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設計調試和檢驗變成設計中最困難的一個流程。另一方面，當前幾乎所有的像CPU、DSP、ASIC等高速芯片的總線，除了提供高速并行總線接口外，正迅速向高速串行接口的方向發(fā)展，FPGA也不例外。每一條物理鏈路的速度從600 Mbps到10 Gbps，高速I／O的測試和驗證更成為傳統(tǒng)專注于FPG
- 關鍵字： 嵌入式系統(tǒng) 單片機 測試 測量 FPGA 測試測量
基于FPGA的UARTl6550的設計
- 1 引 言 UART(Universal Asynchronous Receiver/Transmitter，通用異步收發(fā)器)是用于控制CPU與串行設備通信的芯片，將由CPU傳送過來的并行數據轉換為輸出的串行數據流。將系統(tǒng)外部來的串行數據轉換為字節(jié)，供系統(tǒng)內部使用并行數據的器件使用。他可以在輸出的串行數據流中加人奇偶校驗位和啟停標記，并對從外部接收的數據流進行奇偶校驗以及刪除啟停標記。常見UART主要有INS8250，PC16450和PCI6550，其中16550發(fā)送和接收都帶有16 B的FIFO
- 關鍵字： 嵌入式系統(tǒng) 單片機 FPGA UARTl6550 嵌入式
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