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磁懸浮電機(jī)數(shù)字控制器解決方案，提供器件選型
- 設(shè)計了一個基于模糊控制的變參數(shù)PID控制器，利用模糊控制的專家推理能力，實時調(diào)整PID的系數(shù)，以FPGA硬件電路實現(xiàn)算法程序，以改善磁懸浮電機(jī)控制系統(tǒng)的控制品質(zhì)。
- 關(guān)鍵字： 磁懸浮電機(jī) 數(shù)字控制器 FPGA
一種基于FPGA的T-MPLS網(wǎng)絡(luò)Gb/s核心節(jié)點的設(shè)計
- 主要內(nèi)容是為實現(xiàn)T-MPLS技術(shù)于傳送網(wǎng)絡(luò)中的應(yīng)用。新的面向連接的分組傳送技術(shù)T-MPLS中，高速率的數(shù)據(jù)轉(zhuǎn)發(fā)交換是其實現(xiàn)的關(guān)鍵。項目設(shè)計了一種基于FPGA的四端口千兆速率T-MPLS交換芯片的實現(xiàn)方案，用以完成T-MPLS網(wǎng)絡(luò)中數(shù)據(jù)交換轉(zhuǎn)發(fā)，同時在邊緣節(jié)點完成業(yè)務(wù)的上下路，并進(jìn)一步完成網(wǎng)絡(luò)控制和管理平面的設(shè)計。
- 關(guān)鍵字： T-MPLS網(wǎng)絡(luò) 核心節(jié)點 FPGA VIIPro
基于軟件無線電的通信系統(tǒng)試驗平臺的設(shè)計實現(xiàn)，軟硬件原理、架構(gòu)
- 本項目為一個基于 DSP 和 FPGA 的軟件無線電實驗平臺。是由可編程器件 DSP 和可重構(gòu)邏輯器件 FPGA 搭建而成的，可提供了一個良好的數(shù)字無線通信環(huán)境，可以將多種調(diào)制解調(diào)算法在實驗平臺上實現(xiàn)，并能實現(xiàn)多種模式之間的切換。為學(xué)生可能通過自主編程來實現(xiàn)通信系統(tǒng)的相關(guān)功能，有助于學(xué)習(xí)和鞏固相關(guān)知識。
- 關(guān)鍵字： 軟件無線電 通信系統(tǒng) FPGA QPSK Spartan3E
DIY你的體感游戲：人體動作識別系統(tǒng)的設(shè)計，提供軟硬件實現(xiàn)方案
- 本項目使用Virtex-5 OpenSPARC評估平臺，首先通過VGA解碼芯片，將PC機(jī)中的視頻流數(shù)據(jù)解碼出R、G、B信號值和場、行信號。然后使用OV7670數(shù)字?jǐn)z像頭，攝取人體的手部動作，運用一定的算法，對攝像頭數(shù)據(jù)進(jìn)行處理，判定此時的人體動作，然后將其與RGB分量信號進(jìn)行疊加，通過配置DVI接口芯片，將疊加后的圖像送至顯示器顯示。
- 關(guān)鍵字： Virtex-5 動作識別 DIY 數(shù)字?jǐn)z像頭 FPGA
DIY小發(fā)明：打造你自己的流媒體播放器，解決方案、硬件框圖
- 主要內(nèi)容為利用Xilinx的Virtex-2 Pro FPGA 上豐富的邏輯資源來實現(xiàn)一個自定義的模塊，該模塊能作為流媒體播放過程中的一個功能部件。
- 關(guān)鍵字： DIY 流媒體播放器 Virtex-2Pro FPGA
基于FPGA的IIR數(shù)字濾波器的設(shè)計方案
- 用FPGA實現(xiàn)數(shù)字濾波器具有實時性強、靈活性高、處理速度快以及小批量生產(chǎn)成本低等優(yōu)點，所以得到了較為廣泛的應(yīng)用。本文以巴特沃思數(shù)字帶通濾波器為例，較為詳細(xì)地介紹了其設(shè)計和實現(xiàn)方法。給定巴特沃茲數(shù)字帶通濾波器的抽樣頻率為500Hz，上、下邊帶截止頻率分別為150Hz和30Hz。
- 關(guān)鍵字： IIR數(shù)字濾波器 雙線性變換法 FPGA matlab
14nm的FPGA需要什么樣的電源管理IC？
- 現(xiàn)在的FPGA不僅僅是一個邏輯器件，它現(xiàn)在更加像一個平臺，在一個FPGA中常常會包含有數(shù)字信號處理、嵌入式處理、高速串行和其他高端技術(shù)模塊。那么，這樣的FPGA需要什么樣的電源管理IC來與之配合呢？
- 關(guān)鍵字： 電源管理IC 14nm FPGA Enpirion CycloneVSoC
如何通過RTL分析、SDC約束和綜合向?qū)Ц焱瞥鯢PGA設(shè)計
- EDA 公司和 FPGA 廠商不斷開發(fā)新的工具和方法，推進(jìn)繁瑣任務(wù)的自動化，幫助設(shè)計團(tuán)隊集中精力做好創(chuàng)造性工作。下面我們就來看看 FPGA 工具流程的演進(jìn)發(fā)展，了解一下現(xiàn)代 FPGA 團(tuán)隊是如何利用 RTL分析、約束生成和綜合導(dǎo)向來減少設(shè)計迭代的。
- 關(guān)鍵字： RTL SDC 綜合向?qū)?/a> FPGA
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