fpga-to-asic 文章進(jìn)入fpga-to-asic技術(shù)社區(qū)

實驗22 4位串行累加器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實現(xiàn)累加器的原理及實現(xiàn)方法實驗任務(wù)設(shè)計一個4位串行累加器，電路原理框圖如圖所示，在開關(guān)K處設(shè)置串行輸入數(shù)據(jù)，在CP端輸入8個脈沖，將完成一次，兩個四位串行數(shù)據(jù)的相加，結(jié)果存D-A中。實驗原理根據(jù)上述電路框圖，可以分割系統(tǒng)任務(wù)。累加器是一個具有特殊功能的二進(jìn)制寄存器，可以存放計算產(chǎn)生的中間結(jié)果，省去了計算單元的讀取操作，能加快計算單
關(guān)鍵字：累加器 FPGA Lattice Diamond Verilog HDL

實驗21：智力競賽搶答器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握搶答器原理；（3）學(xué)習(xí)用Verilog HDL描述方法描述搶答器。實驗任務(wù)本實驗的任務(wù)是設(shè)計一個智力競賽搶答器，帶復(fù)位和主持人控制功能。一共4組選手，用開關(guān)k1,k2,k3,k4表示主持人復(fù)位開始搶答，獲得搶答的選手顯示對應(yīng)led，答題時間超過30秒報警每位選手初始分?jǐn)?shù)5分（RESET復(fù)位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分?jǐn)?shù)顯示在數(shù)碼管實驗原理根據(jù)搶答器的功能，
關(guān)鍵字：搶答器 FPGA Lattice Diamond Verilog HDL

實驗20：步進(jìn)電機2

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握步進(jìn)電機技術(shù)與實現(xiàn)方法；（3）學(xué)習(xí)用Verilog HDL行為描述方法描述步進(jìn)電機。實驗任務(wù)本實驗的任務(wù)設(shè)計一個步進(jìn)電機運行控制電路，A、B、C、D分別表示步進(jìn)電機的四相繞組，步進(jìn)電機按四相四拍的方式運行。如要求電機正傳時，控制端T＝1，電機的四相繞組的通電順序為AC—DA—BD—CB—AC……如要求電機反傳時，控制端T＝0，電機的四相繞組的通電順序為AC—CB—BD—DA—AC……。實驗原理為了
關(guān)鍵字：步進(jìn)電機 FPGA Lattice Diamond Verilog HDL

FPGA 江湖，山雨欲來

前不久，英特爾通過官網(wǎng)宣布將負(fù)責(zé)開發(fā)英特爾的 Agilex、Stratix 和其他 FPGA 產(chǎn)品的可編程解決方案部門（PSG）剝離，作為獨立業(yè)務(wù)運營，目標(biāo)是在兩到三年后 IPO 中出售部分業(yè)務(wù)。當(dāng)英特爾正式宣布分拆 FPGA 業(yè)務(wù)時，F(xiàn)PGA 江湖的風(fēng)又開始飛揚。FPGA 江湖之爭FPGA 起源FPGA（現(xiàn)場可編程門陣列）是可重構(gòu)的計算機芯片，可以通過編程實現(xiàn)任何數(shù)字硬件電路。FPGA 可以在制造后重新編程以模擬數(shù)字電路，非常適合在批量生產(chǎn)前制作新功能的原型，或者服務(wù)于對于定制芯片來說不經(jīng)濟的罕見用例。
關(guān)鍵字： FPGA

實驗19：步進(jìn)電機1

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握步進(jìn)電機的原理和設(shè)計方法；（3）學(xué)習(xí)用Verilog HDL描述一個步進(jìn)電機電路。實驗任務(wù)本實驗的任務(wù)是設(shè)計控制四相繞組的步進(jìn)電機電機正轉(zhuǎn)、反轉(zhuǎn)、停止的控制電路。要求如下：電機運轉(zhuǎn)規(guī)律為：正轉(zhuǎn)30s→停10s→反轉(zhuǎn)30s→停10s→正轉(zhuǎn)30s……實驗原理步進(jìn)電機是將電脈沖信號轉(zhuǎn)變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元步進(jìn)電機件。當(dāng)電流流過定子繞組時，定子繞組產(chǎn)生一矢量磁場。該磁場會帶動轉(zhuǎn)子旋轉(zhuǎn)一角度，使得轉(zhuǎn)
關(guān)鍵字：步進(jìn)電機 FPGA Lattice Diamond Verilog HDL

實驗18：秒表計數(shù)器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握計數(shù)器原理；（3）掌握用Verilog HDL數(shù)據(jù)流和行為級描述寄存器單元的方法。實驗任務(wù)設(shè)計簡單秒表(60進(jìn)制），并要求帶啟動、復(fù)位、暫停功能。實驗原理如下所示，秒表（60進(jìn)制）即顯示從00到59循環(huán)跳轉(zhuǎn)計數(shù)。并且通過開關(guān)設(shè)置，達(dá)到復(fù)位至00，任意時刻暫停和啟動的功能。我們通過將開發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計時頻率，實現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號計時。通過
關(guān)鍵字：秒表計數(shù)器 FPGA Lattice Diamond Verilog HDL

實驗17：分頻器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握分頻器原理；（3）學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實驗任務(wù)設(shè)計一個任意整數(shù)分頻器。實驗原理時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設(shè)計，但是通過語言設(shè)計進(jìn)行時鐘分頻是最基本的訓(xùn)練，在對時鐘要求不高的設(shè)計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻
關(guān)鍵字：分頻器 FPGA Lattice Diamond Verilog HDL

實驗16：扭環(huán)形計數(shù)器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握扭環(huán)形計數(shù)器原理；（3）學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實驗任務(wù)設(shè)計一個右移扭環(huán)形計數(shù)器。實驗原理將移位寄存器的輸出非q0連接到觸發(fā)器q3的輸入，這樣就構(gòu)成了一個扭環(huán)形計數(shù)器。初始化復(fù)位時，給q0一個初值0000，則在循環(huán)過程中依次為：000010001100111011110111001100010000。Verilog HDL建模描述用行為級描述右移扭環(huán)形計數(shù)器程序清單tw
關(guān)鍵字：扭環(huán)形計數(shù)器 FPGA Lattice Diamond Verilog HDL

我國研制出首顆支持片上學(xué)習(xí)憶阻器存算一體芯片

近期，清華大學(xué)集成電路學(xué)院團隊研制出全球首顆全系統(tǒng)集成的、支持高效片上學(xué)習(xí)的憶阻器存算一體芯片。據(jù)清華大學(xué)官微消息，近期，清華大學(xué)集成電路學(xué)院教授吳華強、副教授高濱團隊基于存算一體計算范式，研制出全球首顆全系統(tǒng)集成的、支持高效片上學(xué)習(xí)的憶阻器存算一體芯片，在支持片上學(xué)習(xí)的憶阻器存算一體芯片領(lǐng)域取得重大突破，有望促進(jìn)人工智能、自動駕駛可穿戴設(shè)備等領(lǐng)域發(fā)展。相關(guān)成果發(fā)表于最新一期的《科學(xué)》（Science）。相同任務(wù)下，該芯片實現(xiàn)片上學(xué)習(xí)的能耗僅為先進(jìn)工藝下專用集成電路（ASIC）系統(tǒng)的1/35，同時有望實現(xiàn)
關(guān)鍵字：清華大學(xué) ASIC 存算一體

用FPGA構(gòu)建邊緣AI推理應(yīng)用很難？這樣做，變簡單！

對于希望在邊緣的推理處理器上實施人工智能 (AI) 算法的設(shè)計人員來說，他們正不斷面臨著降低功耗并縮短開發(fā)時間的壓力，即使在處理需求不斷增加的情況下也是如此?，F(xiàn)場可編程門陣列 (FPGA) 為實施邊緣AI所需的神經(jīng)網(wǎng)絡(luò) (NN) 推理引擎提供了特別有效的速度和效率效率組合。然而，對于不熟悉 FPGA 的開發(fā)人員來說，傳統(tǒng)FPGA的開發(fā)方法可能相當(dāng)復(fù)雜，往往導(dǎo)致他們?nèi)ミx擇不太理想的解決方案。本文將介紹來自Microchip Technology的一種比較簡單的方法。通過這種方法，開發(fā)人員可以使用FPGA和軟
關(guān)鍵字： DigiKey FPGA 邊緣AI

實驗15：環(huán)形計數(shù)器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握環(huán)形計數(shù)器原理；（3）學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實驗任務(wù)設(shè)計一個4位右循環(huán)一個1的環(huán)形計數(shù)器。實驗原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入，并且在這4個觸發(fā)器中只有一個輸出為1，另外3個為0，這樣就構(gòu)成了一個環(huán)形計數(shù)器。初始化復(fù)位時，給q0一個置位信號，則唯一的1將在環(huán)形計數(shù)器中循環(huán)移位，每4個時鐘同期輸出一個高電平脈沖。Verilog HDL建模描述用行為級描述
關(guān)鍵字：環(huán)形計數(shù)器 FPGA Lattice Diamond Verilog HDL

實驗14：移位寄存器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握移位寄存器原理；（3）學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實驗任務(wù)本實驗的任務(wù)是設(shè)計一個7位右移并行輸入、串行輸出的移位寄存器。實驗原理如果將多個觸發(fā)器級聯(lián)就構(gòu)成一個多位的移位寄存器，如下圖所示，是以4位移位寄存器為例的邏輯電路圖，其中的LD/SHIFT是一個置數(shù)/移位控制信號。當(dāng)LD/SHIFT為1時，在CP作用下，從輸入端A、B、C、D并行接收數(shù)據(jù)；當(dāng)LD/SHIFT為0時，在
關(guān)鍵字：移位寄存器 FPGA Lattice Diamond Verilog HDL

實驗13：JK觸發(fā)器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握J(rèn)K觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語言行為機描述方法描述JK觸發(fā)器電路。實驗任務(wù)本實驗的任務(wù)是設(shè)計一個JK觸發(fā)器實驗原理帶使能端RS鎖存器的輸入端R=S=1時，鎖存器的次態(tài)不確定，這一因素限制了其應(yīng)用。為了解決這個問題，根據(jù)雙穩(wěn)態(tài)元件兩個輸出端互補的特點，用Q和非Q反饋控制輸入信號，并用J代替S,用K代替R,構(gòu)成了J-K鎖存器。Verilog HDL建模描述用行為級描述實現(xiàn)的帶異步
關(guān)鍵字： JK觸發(fā)器 FPGA Lattice Diamond Verilog HDL

實驗12：邊沿觸發(fā)的D觸發(fā)器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握D觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語言行為機描述方法描述D觸發(fā)器電路。實驗任務(wù)本實驗的任務(wù)是描述一個帶有邊沿觸發(fā)的同步D觸發(fā)器電路，并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時鐘信號clk，撥碼開關(guān)的狀態(tài)作為觸發(fā)器輸入信號d，觸發(fā)器的輸出信號q和~q，用來分別驅(qū)動開發(fā)板上的LED，在clk上升沿的驅(qū)動下，當(dāng)撥碼開關(guān)狀態(tài)變化時LED狀態(tài)發(fā)生相應(yīng)變化。實驗原理從D觸發(fā)器的特
關(guān)鍵字： D觸發(fā)器 FPGA Lattice Diamond Verilog HDL

實驗11：RS觸發(fā)器

實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握RS觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語言行為級描述方法描述RS觸發(fā)器電路。實驗任務(wù)本實驗的任務(wù)是描述一個RS觸發(fā)器電路，并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時鐘信號clk，撥碼開關(guān)的狀態(tài)作為觸發(fā)器輸入信號S,R，觸發(fā)器的輸出信號Q和非Q，用來分別驅(qū)動開發(fā)板上的LED，在clk上升沿的驅(qū)動下，當(dāng)撥碼開關(guān)狀態(tài)變化時LED狀態(tài)發(fā)生相應(yīng)變化。實驗原理基本RS觸發(fā)器可以由兩
關(guān)鍵字： RS觸發(fā)器 FPGA Lattice Diamond Verilog HDL