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多處理器系統(tǒng)芯片設(shè)計：IP重用和嵌入式SOC開發(fā)的邏輯方法

Tensilica公司總裁兼CEO Chris Rowen博士硅芯片技術(shù)的飛速發(fā)展給SOC設(shè)計帶來新的危機。為了保持產(chǎn)品的競爭力，新的通信產(chǎn)品、消費產(chǎn)品和計算機產(chǎn)品設(shè)計必須在功能、可靠性和帶寬方面有顯著增長，而在成本和功耗方面有顯著的下降。與此同時，芯片設(shè)計人員面臨的壓力是在日益減少的時間內(nèi)設(shè)計開發(fā)更多的復(fù)雜硬件系統(tǒng)。除非業(yè)界在SOC設(shè)計方面采取一種更加有效和更加靈活的方法，否則投資回報障礙對許多產(chǎn)品來說就簡直太高了。半導(dǎo)體設(shè)計和電子產(chǎn)品發(fā)明的全球性步伐將會放緩。 SOC設(shè)計團隊會面臨一系列嚴(yán)峻
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Avago嵌入式SerDes通道ASIC突破2500萬

Avago Technologies近日宣布，該公司為存儲、企業(yè)計算機和網(wǎng)絡(luò)設(shè)備制造商提供的嵌入式串行/解串(SerDes, Serializer/Deserializer)通道專用芯片(ASIC, Application Specific Integrated Circuit)的出貨量已經(jīng)突破2500萬。Avago Technologies嵌入式SerDes IP (intellectual proper
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采用FPGA的低功耗系統(tǒng)設(shè)計

　　結(jié)合采用低功耗元件和低功耗設(shè)計技術(shù)在目前比以往任何時候都更有價值。隨著元件集成更多功能，并越來越小型化，對低功耗的要求持續(xù)增長。當(dāng)把可編程邏輯器件用于低功耗應(yīng)用時，限制設(shè)計的低功耗非常重要。本文將討論減小動態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說明如何使功耗最小化。　　功耗的三個主要來源是啟動、待機和動態(tài)功耗。器件上電時產(chǎn)生的相關(guān)電流即是啟動電流；待機功耗又稱作靜態(tài)功耗，是電源開啟但I/O上沒有開關(guān)活動時器件的功耗；動態(tài)功耗是指器件正常工作時的功耗。　　啟動電流因器件而異
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聯(lián)華選擇Agilent 93000 SOC測試儀

--全球領(lǐng)先的半導(dǎo)體專工廠采用93000進行高速數(shù)字信號和混合信號測試-- 安捷倫科技日前宣布，聯(lián)華電子已經(jīng)購買一部Agilent 93000 SOC系列測試儀，進行基于結(jié)構(gòu)的高速數(shù)字信號和混合信號測試。聯(lián)華電子將使用93000測試計算設(shè)備、PC和游戲控制臺使用的大容量復(fù)雜SOC。93000系列能夠擴容及測試廣泛的一系列應(yīng)用，幫助聯(lián)華電子降低測試成本，加快其客戶的產(chǎn)品開發(fā)周期。 “Agilent 93000提供了混合信號結(jié)構(gòu)測試解決方案，并兼容廣大客戶的高端模塊核心。聯(lián)華電子
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賽普拉斯PSoC(tm)被任天堂選用

可編程System-on-Chip(產(chǎn)品可減少開發(fā)時間與成本，有助任天堂的價格點降至100美元以下日前，賽普拉斯半導(dǎo)體公司 (Cypress Semiconductor ) 宣布全球互動娛樂領(lǐng)域的領(lǐng)導(dǎo)者任天堂公司 (Nintendo Co., Ltd.) 選用其PSoC(（可編程單片系統(tǒng)）混合信號陣列，為廣受歡迎的全新便攜式游戲機Game Boy(r) Micro采用。任天堂采用PSoC器件來管理Gam
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三星接受高通芯片制造委托擴SoC

美國高通（QUALCOMM）正式宣布已選擇韓國三星電子作為新的芯片制造委托廠商。目前尚未公布半導(dǎo)體代工相關(guān)合同的詳細(xì)內(nèi)容，兩公司將就三星的90nm以后的工藝技術(shù)展開合作。　　在美國無工廠半導(dǎo)體制造商業(yè)界團體FSA（Fabless semiconductor Association）發(fā)表的“無加工半導(dǎo)體制造商銷售十強”中，高通的無工廠半導(dǎo)體業(yè)務(wù)部門（QCT：QUALCOMM CDMA Technologies）近期一直
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高性能ASIC和微處理器供電電源

今天的高性能ASIC和微處理器芯片消耗的功率可超過150瓦。對于1 V~1.5 V的供電電壓，這些器件所需要的電流可輕易超過100 A。通過采用多相直流/直流轉(zhuǎn)換器，為此類器件供電的任務(wù)可變得更容易處理。目前，可擴展控制器允許設(shè)計人員為特定的直流/直流轉(zhuǎn)換器選擇所需要的相數(shù)?？蓴U展性還允許幾個控制器同步并聯(lián)使用。電路板上基于PLL 技術(shù)的時鐘發(fā)生器為控制器同步提供了支持。表1 根據(jù)設(shè)計所使用的相數(shù)，比較同步降壓調(diào)節(jié)器設(shè)計的關(guān)鍵參數(shù)。圖中的例子為12V~1.2V 100A降壓調(diào)節(jié)器圖1
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Coware助力國內(nèi)SoC設(shè)計

隨著SoC設(shè)計的發(fā)展，ESL（電子系統(tǒng)級）設(shè)計成為大家關(guān)注的焦點。ESL設(shè)計是能夠讓SoC設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法學(xué)。業(yè)內(nèi)許多電子產(chǎn)品和器件制造商正在將他們的設(shè)計轉(zhuǎn)向ESL，他們認(rèn)為，這是唯一能夠管理如今產(chǎn)品中日益復(fù)雜的硬件和嵌入式軟件的方法。 Coware公司是領(lǐng)先的ESL軟件工具和服務(wù)的供應(yīng)商，他們提供的技術(shù)和服務(wù)能夠創(chuàng)建電子系統(tǒng)的算法和架構(gòu)模型，使客戶能夠及早對系統(tǒng)進行評估和優(yōu)化，并順利地進行軟件開發(fā)和硬件實現(xiàn)。Coware主要提供4個方面的ESL工
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使用Verilog實現(xiàn)基于FPGA的SDRAM控制器

介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計方法，使用該方法實現(xiàn)的控制器可非常方便地對SDRAM進行控制。
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ARM加快基于AMBA3AXI的SoC產(chǎn)品上市時間

AMBA BusMatrix和AMBA Designer技術(shù)令復(fù)雜SoC設(shè)計的關(guān)鍵階段得以實現(xiàn)自動化和簡化 ARM 公司在于加利福尼亞州圣塔克萊拉市舉行的第二屆ARM開發(fā)者年度大會上發(fā)布了用于嵌入式系統(tǒng)設(shè)計的ARM AMBA? BusMatrixTM和AMBA DesignerTM產(chǎn)品。AMBA BusMatrix互連使得系統(tǒng)架構(gòu)師能夠?qū)π阅苓M行最優(yōu)化，AMBA Designer工具則對子系統(tǒng)的快速配置提供了可能。 AMBA&
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8 位微控制器在SoC 的應(yīng)用

過去15 年來，許多人都曾預(yù)測8 位微控制器即將退出舞臺，然而這卻是電子產(chǎn)業(yè)失誤最大的預(yù)測之一；事實上，雖然16 和32 位產(chǎn)品已極為常見，8 位微控制器的需求仍繼續(xù)成長，總值約達到今日100 億美元全球微控制器市場的一半。推動8 位市場快速發(fā)展及成長的動力主要來自于8 位產(chǎn)品效能的大幅提升，特別是以8051 系列為基礎(chǔ)的產(chǎn)品，其它原因還包括芯片內(nèi)建功能的加強以及不斷縮小的封裝體積。今天，這類組件已能提供高達100&
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基于FPGA的毫米波多目標(biāo)信號形成技術(shù)的研究

毫米波多目標(biāo)信號發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達多目標(biāo)回波信號，在實際雷達系統(tǒng)前端不具備的條件下對雷達系統(tǒng)后級進行調(diào)試，便于制導(dǎo)武器的性能測試，大大加快新武器的研制進程。毫米波多目標(biāo)信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規(guī)的多目標(biāo)信號產(chǎn)生方法如使用數(shù)字延時線產(chǎn)生多目標(biāo)之間的延時，其控制不靈活，并且有些延時線需要接ECL電源，使用不方便也增加了設(shè)計的復(fù)雜度。使用分立元件實現(xiàn)延時則使電路元件過多，電路的穩(wěn)定性及延時的精確性也會大大降低。本文介紹一種新的產(chǎn)生毫米波雷達模擬器的多目標(biāo)信號的方法
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FPGA 設(shè)計的四種常用思想與技巧

　　本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作種取得事半功倍的效果。　　FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日后的設(shè)計工作，將取得事半功倍的效果！乒乓操作
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大型設(shè)計中FPGA的多時鐘策略

　　利用FPGA 實現(xiàn)大型設(shè)計時，可能需要FPGA 具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA 設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設(shè)計策略深入闡述。　　FPGA 設(shè)計的第一步是決定需要什么樣的時鐘速率，設(shè)計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設(shè)計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當(dāng)信號在一個觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實現(xiàn)

　　算術(shù)編碼是一種無失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個重要特點就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個符號只不過能按整數(shù)個比特逼近信源熵的限制。對信源進行算術(shù)編碼，往往需要兩個過程，第一個過程是建立信源概率表，第二個過程是對信源發(fā)出的符號序列進行掃描編碼。而自適應(yīng)算術(shù)編碼在對符號序列進行掃描的過程中，可一次完成上述兩個過程，即根據(jù)恰當(dāng)?shù)母怕使烙嬆Ｐ秃彤?dāng)前符號序列中各符號出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號的概率估計值，同時完成編碼。盡管從編碼效率上看不如已
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