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利用SoC單片機(jī)的多功能數(shù)據(jù)采集卡

摘要：本文介紹了一種SoC單片機(jī)控制的多功能數(shù)據(jù)采集卡，在輸入通道中增加程控濾波、程控增益放大器和多級(jí)陷波電路，采集卡的功能選擇和參數(shù)改變均由SoC單片機(jī)軟件控制。本文給出了關(guān)鍵部分的電路圖、元件參數(shù)和實(shí)測(cè)數(shù)據(jù)。關(guān)鍵詞：SoC 單片機(jī)；程控放大；程控陷波引言目前大多數(shù)的數(shù)據(jù)采集卡并不能適應(yīng)工業(yè)控制現(xiàn)場(chǎng)或像野外那樣存在多種噪聲干擾的使用環(huán)境，特別是對(duì)50Hz工頻干擾及其諧波干擾無法起到抑制作用。在這種情況下，采集到的數(shù)據(jù)往往有很多錯(cuò)誤或者采集卡無法正常工作。本數(shù)據(jù)采
關(guān)鍵字： SoC 單片機(jī) 程控放大程控陷波 SoC ASIC

DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實(shí)現(xiàn)

摘要：本文重點(diǎn)介紹基于DSP和FPGA、采用中頻數(shù)字化方法，以及QPSK擴(kuò)頻調(diào)制技術(shù)來實(shí)現(xiàn)圖像的無線傳輸。對(duì)擴(kuò)頻通信系統(tǒng)的同步問題提出了一種實(shí)現(xiàn)方法，并給出了部分實(shí)驗(yàn)結(jié)果。關(guān)鍵詞：圖像傳輸；擴(kuò)頻通信；同步；FPGA；DSP 視頻通信是目前計(jì)算機(jī)和通信領(lǐng)域的一個(gè)熱點(diǎn)。而無線擴(kuò)頻與有線相比,有其固有的優(yōu)越性，如聯(lián)網(wǎng)方便、費(fèi)用低廉等。所以開發(fā)無線擴(kuò)頻實(shí)時(shí)圖像傳輸系統(tǒng)有很高的實(shí)用價(jià)值。系統(tǒng)設(shè)計(jì)在短距離通信中，通?？梢栽谑瞻l(fā)端加入奇偶校驗(yàn)、累加和校驗(yàn)等出錯(cuò)重發(fā)的防噪聲措施
關(guān)鍵字： DSP FPGA 擴(kuò)頻通信同步圖像傳輸

基于C*SoC200的32位稅控機(jī)專用系統(tǒng)芯片設(shè)計(jì)

摘要：本文首先介紹了一個(gè)32位嵌入式稅控機(jī)專用系統(tǒng)芯片C3118的功能、結(jié)構(gòu)和特點(diǎn)，然后分析了一個(gè)自動(dòng)化程度很高的SoC設(shè)計(jì)平臺(tái)——C*SoC200，對(duì)該平臺(tái)的主要結(jié)構(gòu)和功能進(jìn)行了分析。關(guān)鍵詞：IP；SoC；平臺(tái)；仿真引言2003年7月，中國(guó)國(guó)家質(zhì)量監(jiān)督檢驗(yàn)檢疫總局發(fā)布了由稅控機(jī)國(guó)家標(biāo)準(zhǔn)制定委員會(huì)制定的稅控收款機(jī)國(guó)家標(biāo)準(zhǔn)。并將陸續(xù)出臺(tái)一系列的管理法規(guī)。為了滿足國(guó)家標(biāo)準(zhǔn)的要求，各稅控機(jī)生產(chǎn)廠家都在積極使用32位MCU開發(fā)符合新規(guī)范的稅控機(jī)。而32位的嵌入式稅控機(jī)專用
關(guān)鍵字： IP SoC 仿真平臺(tái) SoC ASIC

合理選擇SoC架構(gòu)

找到價(jià)格、性能和功耗的最佳結(jié)合點(diǎn)實(shí)際上就確保贏得了SoC設(shè)計(jì)，但說起來容易做起來難。在實(shí)際可用的雙芯核架構(gòu)、可編程加速器和數(shù)百萬門FPGA出現(xiàn)以前，一種80:20法則用起來很奏效：如果計(jì)算負(fù)荷的80%為數(shù)據(jù)處理，那么選擇RISC架構(gòu)，在RISC中實(shí)施信號(hào)處理。而當(dāng)今面臨太多的架構(gòu)選擇，差別甚微，用單一處理器架構(gòu)來解決優(yōu)化問題已不可能。一種較為成功的方法是通過將計(jì)算資源與特性集匹配來實(shí)現(xiàn)。將一種復(fù)雜系統(tǒng)映射到硅中，在相當(dāng)程度上依賴于設(shè)計(jì)是在現(xiàn)有SoC上實(shí)現(xiàn)還是從頭做起。對(duì)于前一種情況，系統(tǒng)設(shè)計(jì)師應(yīng)從了解四個(gè)
關(guān)鍵字： TI SoC ASIC

頻分分路中高速FFT的實(shí)現(xiàn)

摘要：本文介紹了多相陣列FFT在星上多載波數(shù)字化分路中的應(yīng)用，并針對(duì)星上處理的實(shí)時(shí)高速處理要求，提出了一種FFT的實(shí)現(xiàn)方案，并用一片F(xiàn)PGA芯片驗(yàn)證了其正確性和可行性。關(guān)鍵詞：FFT；FPGA；頻分分路多載波信號(hào)的數(shù)字化分路是衛(wèi)星通信星上處理技術(shù)的關(guān)鍵技術(shù)之一，數(shù)字化分路技術(shù)主要有并行濾波器組分路、樹形濾波器組分路和多相陣列FFT分路三種。在通道數(shù)較多時(shí)，多相陣列FFT有效地使用了抽取技術(shù)，且FFT算法具有很高的計(jì)算效率，本文所討論的就是該方法中FFT的實(shí)現(xiàn)。
關(guān)鍵字： FFT FPGA 頻分分路

基于FPGA的可編程定時(shí)器/計(jì)數(shù)器8253的設(shè)計(jì)與實(shí)現(xiàn)

摘要：本文介紹了可編程定時(shí)器/計(jì)數(shù)器8253的基本功能，以及一種用VHDL語言設(shè)計(jì)可編程定時(shí)器/計(jì)數(shù)器8253的方法，詳述了其原理和設(shè)計(jì)思想，并利用Altera公司的FPGA器件ACEX 1K予以實(shí)現(xiàn)。關(guān)鍵詞：FPGA；IP；VHDL 引言在工程上及控制系統(tǒng)中，常常要求有一些實(shí)時(shí)時(shí)鐘，以實(shí)現(xiàn)定時(shí)或延時(shí)控制，如定時(shí)中斷，定時(shí)檢測(cè)，定時(shí)掃描等，還要求有計(jì)數(shù)器能對(duì)外部事件計(jì)數(shù)。要實(shí)現(xiàn)定時(shí)或延時(shí)控制，有三種主要方法：軟件定時(shí)、不可編程的硬件定時(shí)、可編程的硬件定時(shí)器。其中可編
關(guān)鍵字： FPGA IP VHDL

可配置系統(tǒng)級(jí)驗(yàn)證環(huán)境加速SoC開發(fā)

利用嵌入式硅IP可以縮短SoC設(shè)計(jì)所需的開發(fā)時(shí)間，這已成為眾所公認(rèn)的事實(shí)。但要從完工后的整個(gè)系統(tǒng)角度出發(fā)，整合及驗(yàn)證來自多家廠商的元件，需要相當(dāng)?shù)臅r(shí)間和努力，然而它們卻常被忽略。這會(huì)對(duì)嵌入式軟件開發(fā)人員造成額外負(fù)擔(dān)，因?yàn)樗麄冃枰猄oC的外圍和接口以及處理器的精確模型，才能在設(shè)計(jì)投片之前，針對(duì)正在開發(fā)的SoC，迅速完成應(yīng)用固件的測(cè)試及除錯(cuò)。如果SoC平臺(tái)以可配置處理器和外圍IP為基礎(chǔ)，這些IP又來自多家供貨商，這種情形就更加重要，因?yàn)樵O(shè)計(jì)人員必須確認(rèn)在特定配置下，每個(gè)元件的功能不會(huì)影響到其它元件的工作。除此
關(guān)鍵字： ARC SoC ASIC

雙層AMBA總線設(shè)計(jì)及其在SoC芯片設(shè)計(jì)中的應(yīng)用

摘要：AMBA總線是目前主流的片上總線。本文給出的雙層AMBA總線設(shè)計(jì)能極大地提高總線帶寬，并使系統(tǒng)架構(gòu)更為靈活。文章詳細(xì)介紹了此設(shè)計(jì)的實(shí)現(xiàn)，并從兩個(gè)方面對(duì)兩種總線方式進(jìn)行了比較。關(guān)鍵詞：雙層AMBA總線;總線帶寬;SoC 引言一般說來，SoC芯片是由片上芯核、用戶設(shè)計(jì)的IP核以及將這兩者集成在一起的總線組成的。片上芯核決定了使用何種片上總線以及芯片的體系結(jié)構(gòu)。ARM系列嵌入式微處理器憑借其高性能、低功耗的特點(diǎn)占據(jù)了市場(chǎng)的主要份額，ARM7TDMI因其相對(duì)低廉的價(jià)格
關(guān)鍵字： SoC 雙層AMBA總線總線帶寬 SoC ASIC

256級(jí)灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設(shè)計(jì)

摘要：本文提出了一種LED點(diǎn)陣屏實(shí)現(xiàn)256級(jí)灰度顯示的新方法。詳細(xì)分析了其工作原理。并依據(jù)其原理，設(shè)計(jì)出了基于FPGA 的控制電路。關(guān)鍵詞：256級(jí)灰度；LED點(diǎn)陣屏；FPGA；電路設(shè)計(jì) 引言256級(jí)灰度LED點(diǎn)陣屏在很多領(lǐng)域越來越顯示出其廣闊的應(yīng)用前景，本文提出一種新的控制方式，即逐位分時(shí)控制方式。隨著大規(guī)模可編程邏輯器件的出現(xiàn)，由純硬件完成的高速、復(fù)雜控制成為可能。逐位分時(shí)點(diǎn)亮工作原理所謂逐位分時(shí)點(diǎn)亮，即從一個(gè)字節(jié)數(shù)據(jù)中依次提取出一位數(shù)據(jù)，分8次點(diǎn)亮對(duì)應(yīng)的像
關(guān)鍵字： 256級(jí)灰度 FPGA LED點(diǎn)陣屏電路設(shè)計(jì) 發(fā)光二極管 LED

一種高效的復(fù)信號(hào)處理芯片設(shè)計(jì)

摘要：本文提出了一種高效的復(fù)信號(hào)處理芯片的設(shè)計(jì)方法。本芯片是某雷達(dá)信號(hào)處理機(jī)的一部分，接收3組ADC的輸出復(fù)數(shù)據(jù)，依次完成去直流、加窗、512點(diǎn)FFT、求功率譜和累加3組信號(hào)的功率譜等功能。在這5種功能中，加窗、512點(diǎn)FFT和求功率譜復(fù)用一個(gè)蝶形單元。本芯片由單片F(xiàn)PGA實(shí)現(xiàn)，計(jì)算精度高、速度較快，滿足雷達(dá)系統(tǒng)的實(shí)時(shí)處理要求。關(guān)鍵詞： FFT；蝶形單元；塊浮點(diǎn)；功率譜； FPGA 引言復(fù)信號(hào)處理芯片是某雷達(dá)系統(tǒng)的一部分。雷達(dá)系統(tǒng)的實(shí)時(shí)處理特點(diǎn)要求芯片運(yùn)
關(guān)鍵字： FFT FPGA 蝶形單元功率譜塊浮點(diǎn)

采用FPGA實(shí)現(xiàn)脈動(dòng)陣列

微電子學(xué)的發(fā)展徹底改變了計(jì)算機(jī)的設(shè)計(jì)：集成電路技術(shù)增加了能夠安裝到單個(gè)芯片中的元器件數(shù)目及其復(fù)雜度。因此，采用這種技術(shù)可以構(gòu)建低成本、專用的外圍器件，從而迅速地解決復(fù)雜的問題。
關(guān)鍵字： FPGA 脈動(dòng) 陣列

基于AD9430的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要：本文介紹了高速ADC AD9430的功能，詳細(xì)說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法，并給出了具體實(shí)現(xiàn)的系統(tǒng)框圖和測(cè)試結(jié)果。關(guān)鍵詞：數(shù)據(jù)采集；FPGA；AD9430引言結(jié)合實(shí)際任務(wù)的要求，本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng)，主要用于采集雷達(dá)回波。在這個(gè)系統(tǒng)中，選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲(chǔ)，同時(shí)通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
關(guān)鍵字： AD9430 FPGA 數(shù)據(jù)采集

基于FPGA的非對(duì)稱同步FIFO設(shè)計(jì)

摘要：本文在分析了非對(duì)稱同步FIFO的結(jié)構(gòu)特點(diǎn)及其設(shè)計(jì)難點(diǎn)的基礎(chǔ)上，采用VHDL描述語言，并結(jié)合FPGA，實(shí)現(xiàn)了一種非對(duì)稱同步FIFO的設(shè)計(jì)。關(guān)鍵詞：非對(duì)稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
關(guān)鍵字： BlockRAM DLL FPGA VHDL 非對(duì)稱同步FIFO 存儲(chǔ)器

基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)

摘要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細(xì)介紹了該方案基于FPGA的實(shí)現(xiàn)方法。通過對(duì)所設(shè)計(jì)的鎖相環(huán)進(jìn)行計(jì)算機(jī)仿真和硬件測(cè)試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時(shí)間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬次)，要求鎖相環(huán)能夠?qū)π盘?hào)相位快速捕獲。因此
關(guān)鍵字： FPGA VHDL 捕獲時(shí)間數(shù)字鎖相環(huán)(DPLL)