fpga-to-asic 文章進(jìn)入fpga-to-asic技術(shù)社區(qū)

FPGA實(shí)現(xiàn)的FIR算法在汽車(chē)動(dòng)態(tài)稱(chēng)重儀表中的應(yīng)用

摘要：本文介紹了用FPGA實(shí)現(xiàn)的FIR算法，并對(duì)這種算法應(yīng)用于汽車(chē)動(dòng)態(tài)稱(chēng)重儀表中的結(jié)果做了分析。實(shí)踐證明此算法用于動(dòng)態(tài)稱(chēng)重具有良好的效果。關(guān)鍵詞： FPGA；FIR；動(dòng)態(tài)稱(chēng)重引言車(chē)輛在動(dòng)態(tài)稱(chēng)重時(shí)，作用在平臺(tái)上的力除真實(shí)軸重外，還有許多因素產(chǎn)生的干擾力，如：車(chē)速、車(chē)輛自身諧振、路面激勵(lì)、輪胎驅(qū)動(dòng)力等，給動(dòng)態(tài)稱(chēng)重實(shí)現(xiàn)高精度測(cè)量造成很大困難。若在消除干擾的過(guò)程中采用模擬方法濾波，參數(shù)則不能過(guò)大，否則將產(chǎn)生過(guò)大的延遲導(dǎo)致不能實(shí)現(xiàn)實(shí)時(shí)處理，從而造成濾波后的信號(hào)仍然含有相當(dāng)一部分的噪聲。所以必須采用數(shù)字濾波消
關(guān)鍵字： FIR FPGA 動(dòng)態(tài)稱(chēng)重

英特爾成功開(kāi)發(fā)480Mbps之UWB收發(fā)器

日前(4月7日～8日)在甫結(jié)束的日本2004年英特爾IDF論壇中，英特爾首度展示了480Mbps的UWB無(wú)線傳輸，打破該公司在去年實(shí)現(xiàn)的252Mbps紀(jì)錄。據(jù)日經(jīng)BP社消息，英特爾是采用FPGA設(shè)計(jì)LSI收發(fā)器，這代表著可以使用CMOS技術(shù)，以低成本生無(wú)線USB收發(fā)器，無(wú)線傳輸技術(shù)是多頻帶OFDM（版本0.8），所用頻率3GHz～5GHz，使用3個(gè)528MHz的頻帶
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SoC處理器的定標(biāo)原則

半導(dǎo)體器件定標(biāo)(scaling)在量上的不斷進(jìn)展蘊(yùn)育著系統(tǒng)級(jí)芯片(SoC)器件在設(shè)計(jì)和結(jié)構(gòu)上質(zhì)的深刻變化。IC器件定標(biāo)可以加強(qiáng)功率效率、增加帶寬和顯著改進(jìn)功能集成性，而要挖掘出硅的全部性能潛力，還須在設(shè)計(jì)復(fù)雜性管理和改進(jìn)設(shè)計(jì)可重用性方面做同樣的努力。代表ITRS對(duì)半導(dǎo)體定標(biāo)的一致觀點(diǎn)的一個(gè)簡(jiǎn)易技術(shù)模型示出了芯片設(shè)計(jì)上一系列重大變化。較高層次的可編程性可以緩解經(jīng)濟(jì)上的壓力。專(zhuān)用處理器性能的不斷提高和器件的自動(dòng)生成將使處理器芯核在SoC結(jié)構(gòu)體系中發(fā)揮重大作用，諸如從高性能控制到以前只能由硬連接邏輯才可以實(shí)現(xiàn)的
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全數(shù)字鎖相環(huán)的設(shè)計(jì)

摘要：本文在說(shuō)明全數(shù)字鎖相環(huán)的基礎(chǔ)上，提出了一種利用FPGA設(shè)計(jì)一階全數(shù)字鎖相環(huán)的方法，并給出了關(guān)鍵部件的RTL可綜合代碼，并結(jié)合本設(shè)計(jì)的一些仿真波形詳細(xì)描述了數(shù)字鎖相環(huán)的工作過(guò)程，最后對(duì)一些有關(guān)的問(wèn)題進(jìn)行了討論。關(guān)鍵詞：全數(shù)字鎖相環(huán)；DPLL；FSK；FPGA 引言鎖相環(huán)(PLL)技術(shù)在眾多領(lǐng)域得到了廣泛的應(yīng)用。如信號(hào)處理，調(diào)制解調(diào)，時(shí)鐘同步，倍頻，頻率綜合等都應(yīng)用到了鎖相環(huán)技術(shù)。傳統(tǒng)的鎖相環(huán)由模擬電路實(shí)現(xiàn)，而全數(shù)字鎖相環(huán)(DPLL)與傳統(tǒng)的模擬電路實(shí)現(xiàn)的PLL相比，具有精度高且不受溫度和電壓影響，環(huán)路
關(guān)鍵字： DPLL FPGA FSK 全數(shù)字鎖相環(huán)

Cypress微系統(tǒng)公司推出用于PSoCTM混合信號(hào)陣列的集成開(kāi)發(fā)環(huán)境

賽普拉斯半導(dǎo)體(Cypress Semiconductor)公司的子公司賽普拉斯微系統(tǒng)有限公司（Cypress MicroSystems）于今日宣布推出用于其可編程系統(tǒng)級(jí)芯片（PSOCTM）混合信號(hào)陣列的PSoC Designer 4.0集成開(kāi)發(fā)環(huán)境（IDE）。PSoC Designer 4.0是一個(gè)完整的圖形成套工具，它通過(guò)提供“點(diǎn)擊”系統(tǒng)設(shè)計(jì)能力而為用戶利用PSoC的功能和靈活性給予了幫助。PSoC Designer 4.0提供了設(shè)備和應(yīng)用程序編輯器以及一個(gè)簡(jiǎn)單圖形用戶接口（GUI）下的編譯器、調(diào)試器
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日月光定購(gòu)多臺(tái)科利登的SoC測(cè)試系統(tǒng)Octet

來(lái)自美國(guó)加州弗雷蒙特市的消息--日月光測(cè)試有限公司（納斯達(dá)克股票代碼：ASTSF）業(yè)界最大的獨(dú)立半導(dǎo)體測(cè)試服務(wù)供應(yīng)商定購(gòu)了22臺(tái)科利登的SoC 測(cè)試系統(tǒng)，包括多臺(tái)高性能的Octet，用于計(jì)算機(jī)芯片組和圖形器件的高量產(chǎn)生產(chǎn)測(cè)試。日月光之所以選用該系統(tǒng)是基于其成熟的成本效益高的系統(tǒng)性能和測(cè)試能力，可以滿足下一代器件技術(shù)，如高速總線系統(tǒng)，不斷增長(zhǎng)的對(duì)測(cè)試系統(tǒng)測(cè)試容量和范圍的要求。日月光美國(guó)、歐洲兼日本區(qū)總裁Tien Wu說(shuō)：“科利登的SoC測(cè)試系統(tǒng)提供給我們客戶可持續(xù)的產(chǎn)品面市和成本優(yōu)勢(shì)。Octet與科利登Qu
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2003年，Wim Roelandts 成為賽靈思董事會(huì)主席

　　2003年，Wim Roelandts 成為董事會(huì)主席。Bernie Vonderschmitt 離職：公司的最后一個(gè)創(chuàng)始人為我們留下了寶貴的財(cái)富。
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2003年，賽靈思推出 Spartan-3 系列產(chǎn)品

　　2003年，推出 Spartan-3 系列產(chǎn)品。世界上首款 90nm FPGA 也是世界上成本最低的 FPGA。Spartan-3 技術(shù)讓我們領(lǐng)先競(jìng)爭(zhēng)者一大步，并使我們處于領(lǐng)先高級(jí)半導(dǎo)體制造商的地位。
關(guān)鍵字：賽靈思 FPGA Spartan-3

安捷倫科技與北京大學(xué)共同成立SOC測(cè)試教育中心和SOC測(cè)試工程中心

全球領(lǐng)先的跨國(guó)高科技公司安捷倫科技(NYSE: A)與北京大學(xué)微電子學(xué)研究院（IMEPKU）今天共同宣布成立北京大學(xué)—安捷倫科技SOC測(cè)試教育中心和北京大學(xué)—安捷倫科技SOC測(cè)試工程中心。北京大學(xué)—安捷倫科技SOC測(cè)試教育中心是華北地區(qū)首家SOC測(cè)試教育中心，將加速北京大學(xué)乃至中國(guó)半導(dǎo)體測(cè)試技術(shù)的研究和發(fā)展。同時(shí)，北京大學(xué)—安捷倫科技SOC測(cè)試教育和工程中心也將與業(yè)界開(kāi)展廣泛的合作，致力于推動(dòng)中國(guó)半導(dǎo)體產(chǎn)業(yè)的發(fā)展。這項(xiàng)合作是知名高校與跨國(guó)高科技企業(yè)合作的成功典范，對(duì)國(guó)家“十五”發(fā)展計(jì)劃提供進(jìn)一步的有力支持
關(guān)鍵字：安捷倫 SoC ASIC

2003年，賽靈思宣布將歐洲總部設(shè)在都柏林

　　2003年，賽靈思完成了主要擴(kuò)展，并且宣布將歐洲總部設(shè)在都柏林。
關(guān)鍵字：賽靈思 FPGA

用CPLD和外部SRAM構(gòu)成大容量FIFO的設(shè)計(jì)

摘要：對(duì)照一般通用FIFO的外部控制線，以及視頻服務(wù)器應(yīng)用的具體要求，設(shè)計(jì)完成用CPLD和外部SRAM構(gòu)成的大容量、廉價(jià)、高速FIFO，除了可以滿足視頻服務(wù)器碼流緩沖的需要外，也可以作為一個(gè)通用的大容量FIFO。關(guān)鍵詞：視頻服務(wù)器、碼流平滑、FPGA/CPLD、FIFOThe design of FIFO consisted of CPLD and SRAMRen Sanjun Hu WenjieDSP Center of Institute of Acoustics, Chinese Academy
關(guān)鍵字：視頻服務(wù)器、碼流平滑、FPGA/CPLD、FIFO 存儲(chǔ)器

新型眼科B型超聲診斷儀

摘要:本設(shè)計(jì)以Winbond公司的W78E58單片機(jī)為系統(tǒng)的控制核心,采用最新的FPGA設(shè)計(jì)技術(shù)，并應(yīng)用Averlogic公司的大容量圖像存儲(chǔ)FIFO使采樣控制模塊和顯示控制模塊相對(duì)獨(dú)立，從而使本儀器具有很高的集成化程度、很強(qiáng)的設(shè)計(jì)靈活性。同時(shí)，由于FPGA的大容量允許采用較復(fù)雜的數(shù)據(jù)處理，從而大大提高了診斷儀的成像質(zhì)量。關(guān)鍵詞 B超反射法 FPGA FIFO前言改革開(kāi)放以來(lái)，全國(guó)人民生活水平日益提高，健康越來(lái)越受到人們的高度重視。眼睛是心靈的窗戶，眼睛的健康對(duì)人們來(lái)說(shuō)更是重要。眼病的
關(guān)鍵字： B超 FIFO FPGA 反射法設(shè)備診斷類(lèi)

基于FPGA的直接數(shù)字頻率合成器的設(shè)計(jì)和實(shí)現(xiàn)

概述直接數(shù)字頻率合成技術(shù)(Direct Digital Frequency Synthesis,即DDFS,一般簡(jiǎn)稱(chēng)DDS)，是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。目前各大芯片制造廠商都相繼推出采用先進(jìn)CMOS工藝生產(chǎn)的高性能、多功能的DDS芯片,為電路設(shè)計(jì)者提供了多種選擇。然而在某些場(chǎng)合，專(zhuān)用DDS芯片在控制方式、置頻速率等方面與系統(tǒng)的要求差距很大，這時(shí)如果用高性能的FPGA器件來(lái)設(shè)計(jì)符合自己需要的DDS電路，就是一個(gè)很好的解決方法。ACEX 1K器件是Altera公司著眼于通信、音
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一種新穎的多媒體SoC芯片—Virgine G2

近年來(lái)，隨著多媒體信息應(yīng)用日益普及，市場(chǎng)對(duì)多媒體芯片的需求逐漸增加，韓國(guó)ADChips公司適時(shí)推出了一款內(nèi)嵌32位微處理器的多媒體芯片Virgine G2，它集視頻、音頻處理為一身，內(nèi)部包括了一個(gè)基于3維圖形算法的2維圖形加速器，還嵌入了一個(gè)32通道的8/16位音頻引擎，以及視頻DAC、DRAM控制器、DMA、定時(shí)器、雙串口等多種外設(shè)，使得外部電路的設(shè)計(jì)變得非常簡(jiǎn)便。芯片的結(jié)構(gòu)芯片的結(jié)構(gòu)如圖1所示，主要由CPU、2D圖象加速器、音頻引擎及周邊外設(shè)組成。32位微處理器EISC SE3208Virgine G
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精簡(jiǎn)的FPGA編程方法

引言便攜式、小型的儀表和設(shè)備是一個(gè)非常重要的應(yīng)用領(lǐng)域，在未來(lái)一段時(shí)間內(nèi)會(huì)有比較大的市場(chǎng)。而FPGA等現(xiàn)場(chǎng)可編程器件也是正在興起與普及的一種器件，把FPGA更好地運(yùn)用到上述儀表和設(shè)備中，可以減少這些儀器、設(shè)備的開(kāi)發(fā)周期，大幅度提升這些儀器的性能，減少總成本和體積等。在許多應(yīng)用場(chǎng)合，如大型設(shè)備中的板卡，比較適合采用標(biāo)準(zhǔn)的FPGA編程電路。但是對(duì)于便攜式設(shè)備的應(yīng)用場(chǎng)合，采用標(biāo)準(zhǔn)電路聯(lián)系FPGA與CPU需要消耗的資源太多。許多DSP芯片只有2個(gè)通用I/O引腳，所以如果能只使用1~2個(gè)引腳就完成FPGA編程功能，意
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