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fsp:fpga-pcb 文章進入fsp:fpga-pcb技術(shù)社區(qū)

為基于FPGA的嵌入式系統(tǒng)進行安全升級

為基于FPGA的嵌入式系統(tǒng)進行安全升級-“系統(tǒng)正在更新，請勿關(guān)閉電源?！蔽覀兌伎吹竭^這個警告，它通常在電子器件要在閃存安裝代碼更新時出現(xiàn)。如果更新被中斷，閃存將無法正確更新，代碼將會損壞，而器件無法運行，即“磚頭化” （bricked）。這種大家熟悉的警告存在的原因，是因為使用閃存的大多數(shù)半導(dǎo)體器件在編程或擦除操作期間需要一直供電。顯然，防止器件“磚頭化”是非常重要的。但是，只發(fā)出警告就夠了嗎？有些嵌入式器件甚至都沒有用戶顯示器，因此無法產(chǎn)生警告。在設(shè)計中如何才能確保可靠且安全的遠程系統(tǒng)更新呢？
關(guān)鍵字： fpga 嵌入式系統(tǒng)

FPGA全局時鐘和第二全局時鐘資源的使用方法

FPGA全局時鐘和第二全局時鐘資源的使用方法-目前,大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求,一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘,以達到最低的時鐘抖動和延遲。
關(guān)鍵字：全局時鐘 FPGA 賽靈思

Verilog設(shè)計中的一些避免犯錯的小技巧

Verilog設(shè)計中的一些避免犯錯的小技巧-這是一個在設(shè)計中常犯的錯誤列表，這些錯誤常使得你的設(shè)計不可靠或速度較慢，為了提高你的設(shè)計性能和提高速度的可靠性你必須確定你的設(shè)計通過所有的這些檢查。
關(guān)鍵字： FPGA Verilog

基于verilog的FPGA編程經(jīng)驗總結(jié)

基于verilog的FPGA編程經(jīng)驗總結(jié)-用了半個多月的ISE，幾乎全是自學起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學ISE的童鞋不再因為一些小問題而糾結(jié)，把這幾天的經(jīng)驗總結(jié)了一下。好了，廢話不多說，上料！
關(guān)鍵字： verilog FPGA

多核處理器會取代FPGA嗎？

多核處理器會取代FPGA嗎？-有人認為諸如圖形處理器（GPU）和Tilera處理器等多核處理器在某些應(yīng)用中正逐步替代現(xiàn)場可編程門陳列（FPGA）。理由是這些多核處理器的處理性能要高很多，例如，由于GPU起初主要負責圖形繪制，因此，其尤其善于處理單精度（SP）及（某種情況下）雙精度（DP）浮點（FP）運算。
關(guān)鍵字： FPGA GPU Tilera

7 50T 入門級FPGA評估套件上手評測

7 50T 入門級FPGA評估套件上手評測-FPGA即現(xiàn)場可編程門陣列，屬于可編程邏輯器件的一種。隨著工藝的進步和EDA設(shè)計工具的不斷發(fā)展，F(xiàn)PGA的門檻（學習成本和價格成本）也越來越低，目前已經(jīng)成為實現(xiàn)數(shù)字系統(tǒng)的主流平臺之一。
關(guān)鍵字： FPGA 可編程邏輯 Xilinx

FPGA的快速入門經(jīng)驗談（part1）

FPGA的快速入門經(jīng)驗談（part1）-有很多年輕人，被割裂了歷史，被荒廢了未來，迷茫，迷茫到幾乎絕望，不過，他們還年輕，青春尚存，還有創(chuàng)造力，還有奮斗的資本，其中不乏不甘心被拋棄，被覆蓋之人。
關(guān)鍵字： FPGA 單片機

FPGA開發(fā)技巧之同步復(fù)位與異步復(fù)位的理解

FPGA開發(fā)技巧之同步復(fù)位與異步復(fù)位的理解-前兩天和師兄討論了一下design rule其中提到了同步異步復(fù)位的比較這個常見問題，據(jù)說也是IC公司經(jīng)常問到的一面試題。
關(guān)鍵字： FPGA 同步復(fù)位異步復(fù)位

針對無橋Boost PFC電路的驗證及EMI實例分析

針對無橋Boost PFC電路的驗證及EMI實例分析-無橋Boost PFC電路省略了傳統(tǒng)Boost PFC電路的整流橋，在任一時刻都比傳統(tǒng)Boost PFC電路少導(dǎo)通一個二極管，所以降低了導(dǎo)通損耗，效率得到很大提高，本文就常見的幾種無橋Boost PFC電路進行了對比分析，并且對兩種比較有代表性的無橋電路進行了實驗驗證和EMI測試分析。
關(guān)鍵字： pcb

過孔——PCB設(shè)計信號失真的原因，不容小覷

過孔——PCB設(shè)計信號失真的原因，不容小覷-【導(dǎo)讀】目前，數(shù)字設(shè)計系統(tǒng)的速度按GHz計，這個速度產(chǎn)生的挑戰(zhàn)遠比過去顯著。由于邊緣速率以皮秒計，任何阻抗不連續(xù)、電感或電容干擾均會對信號質(zhì)量造成不利影響。盡管有各種來源會造成信號干擾，但一個特別而時常被忽視的來源就是過孔。
關(guān)鍵字： pcb

詳細圖解在NetFPGA上創(chuàng)建一個OpenFlow Switch的網(wǎng)絡(luò)

詳細圖解在NetFPGA上創(chuàng)建一個OpenFlow Switch的網(wǎng)絡(luò)-Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的如圖所示，我們會創(chuàng)建一個基于OpenFlow Switch的網(wǎng)絡(luò)。
關(guān)鍵字： FPGA NetFPGA

用FPGA實現(xiàn)MAC核所要完成的功能

用FPGA實現(xiàn)MAC核所要完成的功能-MAC發(fā)送模塊可將上層協(xié)議提供的數(shù)據(jù)封裝之后通過MII接口發(fā)送給PHY。
關(guān)鍵字： FPGA MAC MII

FPGA verilog實現(xiàn)的1602時鐘計數(shù)器

FPGA verilog實現(xiàn)的1602時鐘計數(shù)器-網(wǎng)上很少用人公開這一類代碼，一搜FPGA 1602，都是寫一個靜態(tài)的顯示，在實際應(yīng)用中，是沒有用的，因此這個簡單的例子，給大家拋磚引玉了！
關(guān)鍵字： FPGA 1602時鐘計數(shù)器

如何使用PlanAhead/Adept加速管腳排布

如何使用PlanAhead/Adept加速管腳排布-在排布FPGA管腳生成ucf文件的過程中，當FPGA管腳較多的時候，手工排布管腳不僅效率低，而且很容易出錯。借助PlanAhead和Adept等工具，可以很方便快速的實現(xiàn)管腳排布。
關(guān)鍵字： PlanAhead Adept FPGA

組合邏輯設(shè)計中的毛刺現(xiàn)象

組合邏輯設(shè)計中的毛刺現(xiàn)象-和所有的數(shù)字電路一樣，毛刺也是FPGA電路中的棘手問題，它的出現(xiàn)會影響電路工作的穩(wěn)定性，可靠性，嚴重時會導(dǎo)致整個數(shù)字系統(tǒng)的誤動作和邏輯紊亂。
關(guān)鍵字：毛刺 FPGA 電路

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