lattice(萊迪思)半導(dǎo)體公司 文章 進(jìn)入lattice(萊迪思)半導(dǎo)體公司技術(shù)社區(qū)
萊迪思與英偉達(dá)合作加速推進(jìn)網(wǎng)絡(luò)邊緣AI
- 近日在萊迪思開發(fā)者大會上，萊迪思半導(dǎo)體公司近日宣布推出全新傳感器橋接參考設(shè)計，加速NVIDIA Jetson Orin和IGX Orin平臺的網(wǎng)絡(luò)邊緣AI應(yīng)用開發(fā)。這款開源參考開發(fā)板基于低功耗的萊迪思FPGA和NVIDIA Orin，旨在滿足開發(fā)人員在設(shè)計醫(yī)療保健、機器人和嵌入式視覺領(lǐng)域的高性能網(wǎng)絡(luò)邊緣AI應(yīng)用時的各種需求，包括各種傳感器和接口的互連、設(shè)計可擴展性和低延遲等。萊迪思與英偉達(dá)的合作旨在通過改善傳感器與網(wǎng)絡(luò)邊緣AI計算應(yīng)用的連接，促進(jìn)開源開發(fā)者社區(qū)的發(fā)展。萊迪思半導(dǎo)體首席戰(zhàn)略與營銷官Esam
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萊迪思動態(tài)前瞻:萊迪思開發(fā)者大會即將到來
- 備受期待的萊迪思開發(fā)者大會即將到來，萊迪思也剛剛公布了大會的全部議程。在12月5日至7日的三天時間內(nèi)將舉辦一系列精彩的主題演講、知名行業(yè)專家參與的技術(shù)小組會議，以及各類精彩的演示展示。在為期3天的線上活動中，與會者將獲得寶貴的見解、提高他們的技能，并直接從多個行業(yè)的技術(shù)領(lǐng)導(dǎo)者那里了解有關(guān)人工智能（AI）、安全性、高級互連等領(lǐng)域的最新趨勢、機遇和可編程解決方案。來自BMW、Meta和英偉達(dá)的主題演講 在12月5日，包括Jim Anderson（總裁兼首席執(zhí)行官）、Steve Douglass（首席技術(shù)官）和
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Altera MAX10: 交通燈控制
- 簡易交通燈：本節(jié)將向您介紹Verilog語法之中的精髓內(nèi)容——狀態(tài)機，并且將利用狀態(tài)機實現(xiàn)十字路口的交通燈。====硬件說明與實現(xiàn)項目框圖====上圖為十字路口交通示意圖分之路與主路，要求如下：交通燈主路上綠燈持續(xù)15s的時間，黃燈3s的時間，紅燈10s的時間；交通燈支路上綠燈持續(xù)7s的時間， 黃燈持續(xù)3秒的時間，紅燈18秒的時間；根據(jù)上述要求，狀態(tài)機設(shè)計框架分析如下：S1:主路綠燈點亮，支路紅燈點亮，持續(xù)15s的時間；S2:主路黃燈點亮，支路紅燈點亮，持續(xù)3s的時間；S3:主路紅燈點亮，支路綠燈點亮，持
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Lattice MXO2: 交通燈控制
- 簡易交通燈：本節(jié)將向您介紹Verilog語法之中的精髓內(nèi)容——狀態(tài)機，并且將利用狀態(tài)機實現(xiàn)十字路口的交通燈。硬件說明與實現(xiàn)項目框圖上圖為十字路口交通示意圖分之路與主路，要求如下： * 交通燈主路上綠燈持續(xù)15s的時間，黃燈3s的時間，紅燈10s的時間； * 交通燈支路上綠燈持續(xù)7s的時間， 黃燈持續(xù)3秒的時間，紅燈18秒的時間；根據(jù)上述要求，狀態(tài)機設(shè)計框架分析如下： * S1:主路綠燈點亮，支路紅燈點亮，持續(xù)15s的時間； * S2:主路黃燈點亮，支路紅燈點亮，持續(xù)3s的時間； * S3:主路紅燈點亮，支
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Lattice MXO2: LED呼吸燈
- 呼吸燈：本節(jié)，我們將通過脈寬調(diào)制技術(shù)來實現(xiàn)“呼吸燈”，實現(xiàn)LED的亮度由最暗逐漸增加到最亮，再逐漸變暗的過程。 脈沖寬度調(diào)制(PWM:Pulse Width Modulation)，簡稱脈寬調(diào)制。它是利用微控制器的數(shù)字輸出調(diào)制實現(xiàn)，是對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用于測量、通信、功率控制與變換等眾多領(lǐng)域。硬件說明呼吸燈的設(shè)計較為簡單，我們使用12MHz的系統(tǒng)時鐘作為高頻信號做分頻處理，調(diào)整占空比實現(xiàn)PWM，通過LED燈LD1指示輸出狀態(tài)。實現(xiàn)原理如上圖所示，脈沖信號的周期為T，高電平脈沖寬
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小而美FPGA為邊緣AI賦能
- 1? ?小型和中端FPGA服務(wù)嵌入式AI領(lǐng)域?萊迪思經(jīng)過40多年的發(fā)展，目前擁有公司歷史上最強大的產(chǎn)品組合，其針對AI優(yōu)化、低功耗FPGA解決方案主要面向小型和中端FPGA市場。萊迪思旨在滿足客戶對各種網(wǎng)絡(luò)邊緣應(yīng)用日益增長的智能需求，提供超強適應(yīng)性的解決方案，幫助客戶跟進(jìn)不斷發(fā)展的AI算法。萊迪思提供包括嵌入式AI在內(nèi)的領(lǐng)先的解決方案，服務(wù)于工業(yè)、汽車、通信、計算和消費類應(yīng)用。萊迪思sensAI?解決方案集合幫助客戶實現(xiàn)最新的工廠自動化和工業(yè)機器視覺應(yīng)用，其低功耗FPGA提供
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Altera MAX10: 計時控制
- 計時控制在之前的實驗中我們掌握了如何進(jìn)行時鐘分頻、如何進(jìn)行數(shù)碼管顯示與按鍵消抖的處理，那么在本節(jié)實驗之中，我們將會實現(xiàn)一個籃球賽場上常見的24秒計時器。====硬件說明====在之前的實驗中我們?yōu)樽x者詳細(xì)介紹過小腳丫MXO2板卡上的按鍵、數(shù)碼管、LED等硬件外設(shè)，在此不再贅述。本節(jié)將實現(xiàn)由數(shù)碼管作為顯示模塊，按鍵作為控制信號的輸入(包含復(fù)位信號和暫停信號)，Altera MAX10作為控制核心的籃球讀秒系統(tǒng)，實現(xiàn)框圖如下：====Verilog代碼====// *****************
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Lattice MXO2: 計時控制
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Altera MAX10: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學(xué)習(xí)了如何用按鍵作為FPGA的輸入控制，在本實驗中將學(xué)習(xí)如何進(jìn)行按鍵消抖，用按鍵完成更多的功能。====硬件說明====按鍵是一種常用的電子開關(guān)，電子設(shè)計中不可缺少的輸入設(shè)備。當(dāng)按下時使開關(guān)導(dǎo)通，松開時則開關(guān)斷開，內(nèi)部結(jié)構(gòu)是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產(chǎn)生 ：通常的按鍵所用的開關(guān)為機械彈性開關(guān)，當(dāng)機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關(guān)在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產(chǎn)生這種現(xiàn)
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Lattice MXO2: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學(xué)習(xí)了如何用按鍵作為FPGA的輸入控制，在本實驗中將學(xué)習(xí)如何進(jìn)行按鍵消抖，用按鍵完成更多的功能。硬件說明按鍵是一種常用的電子開關(guān)，電子設(shè)計中不可缺少的輸入設(shè)備。當(dāng)按下時使開關(guān)導(dǎo)通，松開時則開關(guān)斷開，內(nèi)部結(jié)構(gòu)是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產(chǎn)生 ：通常的按鍵所用的開關(guān)為機械彈性開關(guān)，當(dāng)機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關(guān)在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產(chǎn)生這種現(xiàn)象而作的措施就是
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Altera MAX10: LED流水燈
- 在時鐘分頻實驗中我們練習(xí)了如何處理時鐘，接下來我們要學(xué)習(xí)如何利用時鐘來完成時序邏輯。====硬件說明====流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設(shè)計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高
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Lattice MXO2: LED流水燈
- 在時鐘分頻實驗中我們練習(xí)了如何處理時鐘，接下來我們要學(xué)習(xí)如何利用時鐘來完成時序邏輯。硬件說明流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設(shè)計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示。框圖如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高位，其他位右移一
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Altera MAX10: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計，接下來我們將學(xué)習(xí)時序邏輯的設(shè)計。====硬件說明====時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設(shè)計，但是通過語言設(shè)計進(jìn)行時鐘分頻是最基本的訓(xùn)練，在對時鐘要求不高的設(shè)計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通
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Lattice MXO2: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計，接下來我們將學(xué)習(xí)時序邏輯的設(shè)計。硬件說明時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設(shè)計，但是通過語言設(shè)計進(jìn)行時鐘分頻是最基本的訓(xùn)練，在對時鐘要求不高的設(shè)計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通過計數(shù)器計數(shù)是完
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Altera MAX10: 2位7段數(shù)碼管顯示
- 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設(shè)計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當(dāng)共陽端接高電平時只要在各個位段上加上相應(yīng)的低電平
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lattice(萊迪思)半導(dǎo)體公司介紹
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