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挑戰(zhàn)銅線互連極限 PCIe 4.0還要等兩年
- 開發(fā)PCI Express (PCIe) 4.0互連介面規(guī)格的工程師們,已經(jīng)在實驗室里將其傳輸速度推到了16 GT/s (GTransfers/second);但遺憾的是,此恐怕會是銅線互連規(guī)格最后一次大躍進的新規(guī)格,最終版本恐怕在2017年初之前難以出世。 負責開發(fā)最新PCI Express規(guī)格的PCI SIG預期,0.7版的PCIe 4.0可在今年底完成,但屆時該技術并不會有太大的變化。而在PCIe 4.0正式公布之前,包括Cadence與Synopsys等廠商,都將于近日舉行的年度PCI
- 關鍵字: PCIe
高速數(shù)據(jù)傳輸設計:對于差分對的要求
- 差分對:你真正需要了解的內(nèi)容 對于速度的渴求始終在增長,傳輸速率每隔幾年就會加倍。這一趨勢在諸如計算、SAS和SATA存儲方面的PCIe以及云計算中的千兆以太網(wǎng)等很多現(xiàn)代通信系統(tǒng)中很普遍。信息革命對通過傳輸介質(zhì)傳送數(shù)據(jù)提出了巨大挑戰(zhàn)。目前的傳輸介質(zhì)仍然依賴于銅線,數(shù)據(jù)鏈路中的信號速率可以達到大于25Gbps,并且端口吞吐量可以大于100Gbps. 這些串行數(shù)據(jù)傳輸設計使用差分信號的方式,通過被稱為差分對的一對銅線來傳送數(shù)據(jù)。A線路和B線路內(nèi)的信號是等振幅、反相位高速脈沖。差分信號在很多電路
- 關鍵字: 差分對 PCIe
安森美半導體新一代外圍組件快速互連(PCIe)方案優(yōu)化服務器時鐘應用
- 網(wǎng)絡/無線/云計算、數(shù)字消費、自動測試設備(ATE)/工業(yè)等應用市場的不斷發(fā)展令時鐘技術在性能和靈活性的結合越趨重要,而且越來越多的應用要求實時時鐘在寬溫度范圍內(nèi)有極高的計時精度。安森美半導體(ON Semiconductor)為滿足市場對更高時鐘精度的需求,不斷開發(fā)和拓展完整時鐘解決方案,降低時間抖動和相位噪聲,同時使系統(tǒng)設計更加簡單易行。 不同應用市場對時鐘方案的需求 不同應用市場對時鐘方案的需求各有特點。例如,網(wǎng)絡、無線和云計算領域需要低于1ps的抖動及低相位噪聲,采用晶體振蕩器(X
- 關鍵字: PCIe 時鐘 服務器
利用信號平均技術,消除噪聲干擾,提升重復信號采樣的精準度
- 許多高速數(shù)據(jù)采集應用,如激光雷達或光纖測試等,都需要從嘈雜的環(huán)境中采集小的重復信號,因此對于數(shù)據(jù)采集系統(tǒng)的設計來說,最大的挑戰(zhàn)就是如何最大限度地減少噪聲的影響。利用信號平均技術,可以讓您的測量測試系統(tǒng)獲取更加可靠的、更加有效的測試數(shù)據(jù)。 通常情況下,在模擬信號的測試中,所采集到的數(shù)據(jù)往往夾雜著一些不需要的、隨機的內(nèi)容,這些數(shù)據(jù)是由周圍的干擾或者測試誤差所引起的,我們稱之為隨機噪聲,這種噪聲可能會影響我們的目標信號,也就是我們需要采集的數(shù)據(jù)。而采用信號平均技術,則可以減少隨機噪聲的影響,提升信噪比
- 關鍵字: 凌華 FPGA DSP PCIe-9852 201409
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