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基于FPGA 的簡(jiǎn)化UART 電路設(shè)計(jì)

摘要：本文闡述了通用異步發(fā)生器UART 的功能特點(diǎn)，介紹了用硬件描述語(yǔ)言Verilog 來(lái)開(kāi)發(fā)各個(gè)模塊，并給出仿真結(jié)果。本設(shè)計(jì)使用Altera 的FPGA 芯片，將UART 的核心功能嵌入到FPGA 內(nèi)部，能夠?qū)崿F(xiàn)異步通信的功能，可以
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基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及模擬信號(hào)處理的設(shè)計(jì)

為保證線陣CCD在圖像測(cè)量中正常、穩(wěn)定工作，必須設(shè)計(jì)出適合其工作的時(shí)序驅(qū)動(dòng)電路。在分析TCDl501D線陣CCD驅(qū)動(dòng)時(shí)序關(guān)系的基礎(chǔ)上，通過(guò)分析CCD輸出的圖像信號(hào)，給出了內(nèi)、外相關(guān)雙采樣的時(shí)序控制。最后，利用quanus7．2軟件平臺(tái)結(jié)合VHDL語(yǔ)言進(jìn)行開(kāi)發(fā)，對(duì)所需驅(qū)動(dòng)脈沖進(jìn)行仿真設(shè)計(jì)。仿真結(jié)果表明，該驅(qū)動(dòng)電路簡(jiǎn)單、功耗小、成本低、抗干擾能力強(qiáng)，適用于設(shè)備小型化的要求。
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基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)

簡(jiǎn)單介紹了全數(shù)字鎖相環(huán)(ADPLL)的結(jié)構(gòu)和工作原理，提出一種在FPGA的基礎(chǔ)上可增大全數(shù)字鎖相環(huán)同步范圍的設(shè)計(jì)方法，并給出了部分verilog HDL設(shè)計(jì)程序的代碼和仿真波形。
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基于FPGA的RS編碼器的設(shè)計(jì)與實(shí)現(xiàn)

RS碼是線性分組碼中一種典型的糾錯(cuò)碼，既能糾正隨機(jī)錯(cuò)誤，也能糾正突發(fā)錯(cuò)誤，在現(xiàn)代通信領(lǐng)域越來(lái)越受到重視。文中介紹基于FPGA使用Verilog―HDL語(yǔ)言的RS(15，9)編碼器的設(shè)計(jì)方法，并在QuartusII 5．O軟件環(huán)境下進(jìn)行了功能仿真，仿真結(jié)果與理論分析相一致，該設(shè)計(jì)方法對(duì)實(shí)現(xiàn)任意長(zhǎng)度的RS編碼有重要參考價(jià)值。
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基于FPGA的圖像采集系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

1、引言視頻圖像采集是視頻信號(hào)處理系統(tǒng)的前端部分，正在向高速、高分辨率、高集成化、高可靠性方向發(fā)展。圖像采集系統(tǒng)在當(dāng)今工業(yè)、軍事、醫(yī)學(xué)各個(gè)領(lǐng)域都有著極其廣泛的應(yīng)用，如使用在遠(yuǎn)程監(jiān)控、安防、遠(yuǎn)程抄
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用內(nèi)部邏輯分析儀調(diào)試FPGA

推動(dòng)FPGA調(diào)試技術(shù)改變的原因　　進(jìn)行硬件設(shè)計(jì)的功能調(diào)試時(shí)，F(xiàn)PGA的再編程能力是關(guān)鍵的優(yōu)點(diǎn)。CPLD和FPGA早期使用時(shí)，如果發(fā)現(xiàn)設(shè)計(jì)不能正常工作，工程師就使用“調(diào)試鉤”的方法。先將要觀察的FPGA內(nèi)部信號(hào)引到引腳，然
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擴(kuò)散爐溫度自動(dòng)控制系統(tǒng)中的FPGA設(shè)計(jì)

擴(kuò)散爐溫度自動(dòng)監(jiān)控系統(tǒng)是對(duì)雙管擴(kuò)散爐溫控部分進(jìn)行改造，以提高爐溫精度，從而提高生產(chǎn)線的成品率，降低系統(tǒng)能耗。通過(guò)對(duì)Actel公司的Fusion系列器件FPGA編程實(shí)現(xiàn)系統(tǒng)的硬件控制。用C語(yǔ)言對(duì)Actel FPGA內(nèi)置的8051軟核編程實(shí)現(xiàn)系統(tǒng)的軟件控制。整個(gè)監(jiān)控系統(tǒng)完成數(shù)據(jù)采集、控制算法和ZigBee無(wú)線傳輸?shù)裙δ堋y(cè)試表明，采用Fusion FPGA設(shè)計(jì)．可以同時(shí)完成多路溫度控制，整個(gè)系統(tǒng)的控制精度也有進(jìn)一步的提高。
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基于單片機(jī)、EDA技術(shù)的波形發(fā)生器的設(shè)計(jì)

　該波形發(fā)生器以單片機(jī)(MCS8031)為中心控制單元，由鍵盤輸入模塊、數(shù)碼管顯示模塊、D/A波形發(fā)生模塊、幅值調(diào)整模塊組成。采用DDFS技術(shù)，先將要求的波形數(shù)據(jù)存儲(chǔ)于EEPROM中，這樣可以保證掉電以后波形數(shù)據(jù)不丟失?！?/li>
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FPGA的可重構(gòu)測(cè)控系統(tǒng)應(yīng)用設(shè)計(jì)的研究

1可重構(gòu)測(cè)控系統(tǒng)的提出測(cè)控系統(tǒng)一般是指基于計(jì)算機(jī)實(shí)現(xiàn)數(shù)據(jù)采集和控制的系統(tǒng)。測(cè)控系統(tǒng)在工業(yè)現(xiàn)場(chǎng)控制、家...
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千兆位無(wú)源光網(wǎng)絡(luò)(07-100)

　　在2005年，F(xiàn)SAN(全業(yè)務(wù)接入網(wǎng))組商定了千兆位無(wú)源光網(wǎng)絡(luò)(GPON)規(guī)范(見(jiàn)圖1)。此規(guī)范建立了語(yǔ)音、數(shù)據(jù)和視頻具有成本效益的遞交過(guò)程，這包括遞交到終端用戶的服務(wù)質(zhì)量。‘first mile’接入技術(shù)采用光纖連接(光纖到用戶系統(tǒng)連接)可增加寬帶內(nèi)容選擇。GPON很可能超過(guò)以太網(wǎng)無(wú)源光網(wǎng)絡(luò)成為未來(lái)光網(wǎng)絡(luò)的選擇。
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內(nèi)插和數(shù)字上變頻技術(shù)(07-100)

　　在軟件無(wú)線電和測(cè)試儀器中，設(shè)計(jì)人員采用多種數(shù)字信號(hào)處理(DSP)技術(shù)來(lái)改善系統(tǒng)性能。內(nèi)插法是一種DSP技術(shù)，可以用內(nèi)插法提高數(shù)字信號(hào)采樣率。在采用零差式上變頻的收發(fā)器中，內(nèi)插法可以改善模擬性能。此外，在外差(用中頻)上變頻中，需要使能帶數(shù)字載波的混頻基帶信號(hào)。此稱之為數(shù)字上變頻。因此，內(nèi)插法在現(xiàn)代通信系統(tǒng)中有一定的實(shí)用性。
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SERDES的FPGA實(shí)現(xiàn)(07-100)

　　芯片功能的增加和數(shù)據(jù)吞吐量的要求，促使芯片行業(yè)從較低數(shù)據(jù)率的并行連接，轉(zhuǎn)向較高速度的串行連接。SERDES(Serializer-Dese rializer，)是經(jīng)高速差分對(duì)，而不是經(jīng)較低速度的并行總線傳輸串行化的數(shù)據(jù)。一個(gè)實(shí)例是用單個(gè)PCI-Express通道，替代傳統(tǒng)的32位、64MHz PCI總線(可達(dá)到2.112Gb/s)，僅用4條線(運(yùn)行在2.5GHz)，可達(dá)到4Gb/s總數(shù)據(jù)率。簡(jiǎn)言之，SERDES協(xié)議允許用較少的引腳數(shù)傳輸較高的數(shù)據(jù)率。
關(guān)鍵字： SERDES FPGA

適合無(wú)線應(yīng)用的FPGA(07-100)

　　大量出現(xiàn)的無(wú)線應(yīng)用具有嚴(yán)格的功耗設(shè)計(jì)要求和低價(jià)格。除功耗和低價(jià)設(shè)計(jì)任務(wù)外，還有高數(shù)據(jù)率要求和符合行業(yè)標(biāo)準(zhǔn)。系統(tǒng)設(shè)計(jì)師也需要保證最后產(chǎn)品的高性能和靈活性。
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無(wú)線基站中的FPGA和DSP組合(07-100)

　　FPGA和DSP之間的“智能配分”可使無(wú)線系統(tǒng)設(shè)計(jì)師獲得最佳性能組合和成本——效能。應(yīng)用DSP和FPGA組合可使成本降低。對(duì)于無(wú)線基站，組合有DSP可編程邏輯的系統(tǒng)配分，可促使更大的產(chǎn)品設(shè)計(jì)和市場(chǎng)成功率。
關(guān)鍵字： FPGA DSP

基于模糊控制的遲早門同步器及其FPGA實(shí)現(xiàn)

在數(shù)字通信系統(tǒng)中,必須以符號(hào)速率對(duì)解調(diào)器的輸出進(jìn)行周期性地采樣.為此,接收器需要一個(gè)采樣時(shí)鐘信號(hào),這個(gè)時(shí)鐘信號(hào)的頻率和符號(hào)速率相等,相位則必須保證采樣時(shí)刻是最佳的.在接收器中獲得這個(gè)采樣時(shí)鐘的過(guò)程被稱為符號(hào)
關(guān)鍵字： FPGA 模糊控制同步器