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rf-fpga 文章進(jìn)入rf-fpga技術(shù)社區(qū)

基于FPGA的HDLC轉(zhuǎn)E1傳輸控制器的實(shí)現(xiàn)

摘要：本文介紹了一種用FPGA實(shí)現(xiàn)的HDLC轉(zhuǎn)E1的協(xié)議控制器，能實(shí)現(xiàn)將速率為N
關(guān)鍵字： E1 FPGA HDLC 幀結(jié)構(gòu)

RF 功率控制電路的電壓級(jí)設(shè)定

2004年7月B版　　典型的現(xiàn)代通信信號(hào)鏈由發(fā)射和接收端組成，兩個(gè)部分都需要RF(射頻)功率監(jiān)測(cè)和控制(圖1)。目前，在兩部分電路中，RF功率的監(jiān)測(cè)通常都采用將功率監(jiān)測(cè)和基于基準(zhǔn)電壓設(shè)定點(diǎn)的自動(dòng)增益控制(AGC)技術(shù)結(jié)合起來的技術(shù)。接收端的信號(hào)監(jiān)測(cè)往往是在中頻(IF)完成的，而發(fā)射端的功率監(jiān)測(cè)則可以在RF 或IF部分完成。兩種最常見的方法是給控制鏈(往往在中頻)添加一個(gè)可變?cè)鲆娣糯笃?variable-gain amplifier，VGA)，或者通過調(diào)節(jié)功率放大器(PA)的偏壓直接對(duì)RF信號(hào)進(jìn)行控制。
關(guān)鍵字： RF專題 RF IF

嵌入式系統(tǒng)中FPGA的被動(dòng)串行配置方式

嵌入式系統(tǒng)中FPGA的被動(dòng)串行配置方式,介紹一種在嵌放式系統(tǒng)中使用微處理器被動(dòng)串行配置方式實(shí)現(xiàn)對(duì)FPGA配置的方案，將系統(tǒng)程序及配置文件存在系統(tǒng)Flash中，利用微處理器的I/O口產(chǎn)生配置時(shí)序，省去配置器件；討論FPGA的各種配置方式及各種配置文件的使用。
關(guān)鍵字：配置方式串行被動(dòng) 系統(tǒng) FPGA 嵌入式

數(shù)字頻率合成器的FPGA實(shí)現(xiàn)

介紹了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特點(diǎn)，給出了用ACEX 1K系列器件EP1K10TC144－1實(shí)現(xiàn)數(shù)字頻率合成器的工作原理、設(shè)計(jì)思路、電路結(jié)構(gòu)和仿真結(jié)果。
關(guān)鍵字： FPGA 數(shù)字頻率合成器

基于MicroBlaze軟核的FPGA片上系統(tǒng)設(shè)計(jì)

分析軟處理器MicroBlaze的體系結(jié)構(gòu)，給出MicroBlaze內(nèi)核在軟件無線電系統(tǒng)中的應(yīng)用，實(shí)現(xiàn)SOPC（可編程系統(tǒng)芯片）。
關(guān)鍵字： MicroBlaze FPGA 軟核片上系統(tǒng)

Stratix II FPGA：成功的90nm開發(fā)和推出案例研究

Stratix II FPGA：成功的90nm開發(fā)和推出案例研究
關(guān)鍵字： Stratix FPGA II 90

用FPGA實(shí)現(xiàn)1553B總線接口中的曼碼編解碼器

介紹用FPGA設(shè)計(jì)實(shí)現(xiàn)MIL-STD1553B部接口中的曼徹斯特碼編解碼器。
關(guān)鍵字： 1553B FPGA 總線接口編解碼器

基于FPGA的高頻時(shí)鐘的分頻和分配設(shè)計(jì)

介紹了為PET（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供時(shí)間基準(zhǔn)而設(shè)計(jì)的一種新型高頻時(shí)鐘扇出電路。
關(guān)鍵字： FPGA 高頻時(shí)鐘分頻分配

基于FPGA的新型諧波分析儀設(shè)計(jì)

給出一種基于FPGA的新型諧波分析儀的設(shè)計(jì)方案。
關(guān)鍵字： FPGA 諧波分析儀

數(shù)字簽名算法SHA-1的FPGA高速實(shí)現(xiàn)

常用的信息驗(yàn)證碼是使用單向散列函數(shù)生成驗(yàn)證碼，安全散列算法SHA-1使用在是因特網(wǎng)協(xié)議安全性(IPSec)標(biāo)準(zhǔn)中。
關(guān)鍵字： FPGA SHA 數(shù)字簽名算法高速實(shí)現(xiàn)

FPGA芯片APA150及其應(yīng)用

文章介紹了APA150的主要特點(diǎn)、內(nèi)部結(jié)構(gòu)、主要性能參數(shù)，給出了APA150在通信系統(tǒng)設(shè)計(jì)中的應(yīng)用實(shí)例。
關(guān)鍵字： FPGA APA 150 芯片

基于FPGA的快速傅立葉變換

在對(duì)FFT（快速傅立葉變換）算法進(jìn)行研究的基礎(chǔ)上，描述了用FPGA實(shí)現(xiàn)FFT的方法，并對(duì)其中的整體結(jié)構(gòu)、蝶形單元及性能等進(jìn)行了分析。
關(guān)鍵字： FPGA 傅立葉變換

異步FIFO結(jié)構(gòu)及FPGA設(shè)計(jì)

首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實(shí)現(xiàn)異步FIFO的難點(diǎn)問題及其解決辦法；在傳統(tǒng)設(shè)計(jì)的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對(duì)其進(jìn)行綜合仿真和FPGA實(shí)現(xiàn)。
關(guān)鍵字： FIFO FPGA

3-DES算法的FPGA高速實(shí)現(xiàn)

介紹3-DES算法的概要；以Xilinx公司SPARTANII結(jié)構(gòu)的XC2S100為例，闡述用FPGA高速實(shí)現(xiàn)3-DES算法的設(shè)計(jì)要點(diǎn)及關(guān)鍵部分的設(shè)計(jì)。
關(guān)鍵字： FPGA DES 算法高速實(shí)現(xiàn)

基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)

簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計(jì)數(shù)字邏輯電路的過程和方法。
關(guān)鍵字： CPLD FPGA 整數(shù) 分頻器

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