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Flashy 采集板
- Flashy是一款高速模擬采集板。它通常與FPGA板一起使用，以創(chuàng)建數(shù)字示波器。這是一個單通道 Flashy（頂板），帶有 BNC 連接器和 Pluto-II（底板）。 該組合構(gòu)成了單通道 100MSPS（每秒兆采樣數(shù)）數(shù)字示波器。Flashy 板有三種速度等級：具有ADC60的08060MHz振蕩器（典型工作頻率范圍為20MHz至70MHz）具有ADC100的08100MHz振蕩器（典型工作頻率范圍為20MHz至125MHz）125MHz/133MHz振蕩器，帶ADC08200（典型工作頻率范
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FPGA：數(shù)字示波器 4 - 更多功能
- 現(xiàn)在示波器骨架已開始工作，可以輕松添加更多功能。邊沿斜率觸發(fā)讓我們添加在上升沿或下降沿觸發(fā)的能力。 任何示波器都可以做到這一點。我們需要一點信息來決定我們想要觸發(fā)的方向。 讓我們使用 PC 發(fā)送的數(shù)據(jù)的 bit-0。assign Trigger = (RxD_data[0] ^ Threshold1) & (RxD_data[0] ^ ~Threshold2);這很容易。更多選項讓我們添加控制觸發(fā)閾值的功能。 這是一個 8 位值。 然后我們需要水平采集速率控制、濾波控制...... 這需
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FPGA：數(shù)字示波器 3 - 觸發(fā)器
- 我們的第一個觸發(fā)因素很簡單 - 我們檢測到上升沿越過固定閾值。 由于我們使用的是 8 位 ADC，因此采集范圍從 0x00 到 0xFF。因此，讓我們暫時將閾值設(shè)置為0x80。檢測上升沿如果樣本高于閾值，但前一個樣本低于閾值，則觸發(fā)！reg Threshold1, Threshold2;always @(posedge clk_flash) Threshold1 <= (data_flash_reg>=8'h80);always @(posedg
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FPGA：數(shù)字示波器 2 - 雙端口 RAM
- FIFO使我們能夠非?？焖俚孬@得工作設(shè)計。但對于我們簡單的示波器來說，這有點矯枉過正。我們需要一種機(jī)制來存儲來自一個時鐘域（100MHz）的數(shù)據(jù)，并在另一個時鐘域（25MHz）中讀取數(shù)據(jù)。 一個簡單的雙端口RAM就可以做到這一點。 缺點是兩個時鐘域之間的所有同步（FIFO為我們所做的）現(xiàn)在必須“手動”完成。觸發(fā)“基于 FIFO”的示波器設(shè)計沒有明確的觸發(fā)機(jī)制。讓我們改變一下。 現(xiàn)在，每次從串行端口接收到字符時，示波器都會被觸發(fā)。 當(dāng)然，這仍然不是一個非常有用的設(shè)計，但我們稍后會對其進(jìn)行改進(jìn)。我們使用“as
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FPGA：數(shù)字示波器 1 - 首款設(shè)計
- 以下是此處構(gòu)建的內(nèi)容：FPGA 接收兩個時鐘：一個緩慢的“系統(tǒng)”時鐘，固定在25MHz。ADC采樣時鐘（更快，假設(shè)100MHz），連接到ADC和FPGA。擁有這兩個時鐘為設(shè)計提供了靈活性。 但這也意味著我們需要一種方法將信息從一個時鐘域傳輸?shù)搅硪粋€時鐘域。 為了驗證硬件是否正常工作，讓我們走一條簡單的路線，使用FIFO。 從ADC采集的樣本以全ADC速度（100MHz）存儲在FPGA FIFO中。然后，F(xiàn)IFO內(nèi)容被讀回、序列化，并以更慢的速度（115200波特）在串行端口上發(fā)送。 最后，我們將串行輸出連
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FPGA：數(shù)字示波器
- 與模擬示波器相比，數(shù)字示波器具有許多優(yōu)勢，例如能夠捕獲單個事件，并顯示觸發(fā)前發(fā)生的情況。您只需將ADC和FPGA連接在一起，即可構(gòu)建數(shù)字示波器。這種特殊設(shè)計使用100MHz閃存ADC，因此我們正在構(gòu)建一個100MSPS（每秒兆采樣數(shù)）示波器。這種示波器設(shè)計很有意思，因為它展示了現(xiàn)代 FPGA 的強(qiáng)大和實用性。 但是，如果您不熟悉 FPGA 技術(shù)，請記住，這不是本網(wǎng)站上最容易理解的設(shè)計。HDL設(shè)計或者如何在FPGA內(nèi)部創(chuàng)建示波器邏輯。HDL 第 1 部分?- 基于 FIFO 的設(shè)計。HDL 第 2
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FPGA：SDRAM控制器
- 盡管現(xiàn)代 FPGA 包含內(nèi)部存儲器，但可用存儲器量始終比專用存儲芯片低幾個數(shù)量級。 因此，許多FPGA設(shè)計人員將某種類型的存儲器附加到他們的FPGA中也就不足為奇了。 特別是，SDRAM因其高速和低成本而成為非常受歡迎的存儲器。 不幸的是，它們不像靜態(tài)存儲器那樣容易控制，因此經(jīng)常使用SDRAM控制器。對于我們的控制器，我們的目標(biāo)是可能是最簡單的SDRAM：美光MT48LC1M16A1 16Mb傳統(tǒng)SDRAM。 我們的測試系統(tǒng)包括 Xylo-E、Xylo-EM 和 Xylo-LM（具有 16Mb
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FPGA：HDMI接口
- HDMI 是一種數(shù)字視頻接口，因此很容易從現(xiàn)代 FPGA 驅(qū)動。讓我們看看它是如何工作的。連接器標(biāo)準(zhǔn) HDMI 連接器有 19 個引腳。 在 19 個引腳中，有 8 個特別值得關(guān)注，因為它們形成 4 個 TMDS 差分對來傳輸實際的高速視頻信息。TMDS 時鐘+ 和時鐘-TMDS data0+ 和 data0-TMDS data1+ 和 data1-TMDS data2+ 和 data2-我們從FPGA到HDMI連接器的連接再簡單不過了......我們使用 8 個 FPGA 引腳，配置為 4 個差分 TM
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FPGA：Ethernet接口
- 以太網(wǎng)全雙工協(xié)議易于在FPGA中實現(xiàn)。 這里的目標(biāo)是將FPGA連接到10BASE-T連接。以太網(wǎng)數(shù)據(jù)包：發(fā)送和接收10BASE-T FPGA 接口 0 - 發(fā)送以太網(wǎng)流量的方案在這里，我們演示了如何將以太網(wǎng)流量直接從FPGA發(fā)送到PC。對于此食譜，您需要：FPGA 開發(fā)板，具有 2 個空閑 IO 和一個 20MHz 時鐘。一臺帶有以太網(wǎng)卡并安裝了 TCP-IP 堆棧的 PC（如果你能瀏覽 Internet，你就很好）。（可選）網(wǎng)絡(luò)集線器或交換機(jī)。1. 將FPGA板連接到以太網(wǎng)以下是使用以太網(wǎng)集線器或交換機(jī)
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FPGA：PCI Express接口
- 隨著 PCI Express 在高端 FPGA 中變得司空見慣，讓我們看看 FPGA 供應(yīng)商如何輕松實現(xiàn)該技術(shù)。特別是，我們更仔細(xì)地研究了賽靈思的 PCI Express 解決方案。PCI Express 1 - 連接器PCI Express 通常有兩種尺寸：1 通道和 16 通道，其中 1 通道用于普通主板，16 通道用于顯卡。連接器1 通道連接器有 36 個觸點，排列成兩排，每排 18 個觸點。這是俯視圖。在 36 個觸點中，只有 6 個對數(shù)據(jù)傳輸有用，其余是電源引腳和其他輔助信號。 6 個功能觸點以
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FPGA：JTAG接口
- 大多數(shù)FPGA都支持JTAG。JTAG 1 - 什么是JTAG？JTAG 是 1149 年代開發(fā)的 IEEE 標(biāo)準(zhǔn) （1.1980），用于解決電子板制造問題。 如今，它更多地用作編程、調(diào)試和探測端口。但首先，讓我們看看JTAG的原始用途，邊界測試。邊界測試這是一個簡單的電子板（也稱為“PCB”，意為“印刷電路板”），帶有兩個 IC（“集成電路”）、一個 CPU 和一個 FPGA。典型的電路板可能有更多的IC。IC可以有很多引腳。 因此，當(dāng)然，IC通過許多連接（PCB走線）連接在一起。我們在這里只展示四個。
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『這個知識不太冷』探索 RF 濾波器技術(shù)（上）
- 『這個知識不太冷』系列，旨在幫助小伙伴們喚醒知識的記憶，將挑選一部分Qorvo劃重點的知識點，結(jié)合產(chǎn)業(yè)現(xiàn)狀解讀，以此溫故知新、查漏補(bǔ)缺。在過去十年中，移動無線數(shù)據(jù)快速增長，使得運營商愈加迫切地需要新頻段和新技術(shù)，以滿足用戶對無線數(shù)據(jù)容量的需求。這種需求不僅推動了無線技術(shù)的發(fā)展，也增加了對增強(qiáng)型射頻(RF)濾波器技術(shù)的需求，以幫助減少系統(tǒng)干擾，擴(kuò)大RF覆蓋范圍，增強(qiáng)接收器性能，并提升共存特性。本篇內(nèi)容將介紹RF濾波器的工作原理，以及如今的應(yīng)用中使用的各種技術(shù)版本。首先介紹關(guān)于濾波器的一些基本實情，以及它們帶
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FPGA約束、時序分析的概念介紹
- 時序約束的概念和基本策略時序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計達(dá)到時序要求。例如用OFFSET_IN_BEFORE約束可以告訴綜合布線工具輸入信號在時鐘之前什么時候準(zhǔn)備好，綜合布線工具就可以根據(jù)這個約束調(diào)整與IPAD相連的Logic Circuitry的綜合實現(xiàn)過程，使結(jié)果滿足FFS的建立時間要求。附加時序約束的一般策略是先附加
- 關(guān)鍵字： FPGA 約束 時序
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