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Cadence與Digital成功縮減Realtek瑞昱數(shù)字電視SoC面積
- 2014年2月12日,全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)宣布,瑞昱半導(dǎo)體(Realtek Semiconductor Corp.) 成功運用Cadence? Encounter? RTL Compiler的physical aware RTL合成縮減數(shù)字電視SoC面積,并具體實現(xiàn)在高度整合的多媒體SoC – Imagination PowerVR SGX544MP2的40nm設(shè)計上。
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富士通為28nm SoC器件打造全新設(shè)計方法
- 富士通半導(dǎo)體(上海)有限公司日前宣布,成功開發(fā)了專為先進的28nmSoC器件量身打造的全新設(shè)計方法,不僅能實現(xiàn)更高的電路密度,同時也可有效縮短開發(fā)時間。采用全新設(shè)計方法能夠?qū)㈦娐返拿芏忍岣?3%,并可將最終的線路布局時間縮短至一個月。這種設(shè)計方法將整合至富士通半導(dǎo)體的各種全新定制化SoC設(shè)計方案中,協(xié)助客戶開發(fā)RTL-HandoffSoC器件。富士通半導(dǎo)體預(yù)計自2014年2月起將開始接受采用這種全新設(shè)計方法的SoC訂單。 采用28nm等頂尖制程工藝的SoC器件需要有越來越多的功能與效能,進而要在
- 關(guān)鍵字: 富士通 SoC
張江創(chuàng)新學(xué)院采用了Mentor Graphics的Veloce仿真器
- 高級系統(tǒng)驗證解決方案領(lǐng)軍企業(yè)Mentor Graphics公司(Nasdaq:MENT)日前宣布,上海張江創(chuàng)新學(xué)院已采用Veloce? 2仿真系統(tǒng),用于片上系統(tǒng)(SoC)集成電路設(shè)計的功能驗證領(lǐng)域的研發(fā)。
- 關(guān)鍵字: Mentor 張江創(chuàng)新 SoC 仿真器
SoC驗證走出實驗室良機已到
- SoC驗證超越了常規(guī)邏輯仿真,但用于加速SoC驗證的廣泛應(yīng)用的三種備選方法不但面臨可靠性問題,而且難以進行權(quán)衡。而且,最重要的問題還在于硬件加速訪問權(quán)限、時機及其穩(wěn)定性。 當前,通常采用的三種硬件方法分別是FPGA原型驗證、采用驗證IP進行的加速仿真以及內(nèi)電路仿真(ICE)。這些方法雖適用于某些情況,但對于那些面對不斷更新的多處理器、多協(xié)議且偏重于軟件的SoC驗證團隊來說,則存在明顯不足。 FPGA原型驗證適用于那些運行于不再進行更新的已有硬件上的軟件,但卻不適用于仍在進行大規(guī)模升
- 關(guān)鍵字: SoC ICE
soc介紹
SoC技術(shù)的發(fā)展
集成電路的發(fā)展已有40 年的歷史,它一直遵循摩爾所指示的規(guī)律推進,現(xiàn)已進入深亞微米階段。由于信息市場的需求和微電子自身的發(fā)展,引發(fā)了以微細加工(集成電路特征尺寸不斷縮?。橹饕卣鞯亩喾N工藝集成技術(shù)和面向應(yīng)用的系統(tǒng)級芯片的發(fā)展。隨著半導(dǎo)體產(chǎn)業(yè)進入超深亞微米乃至納米加工時代,在單一集成電路芯片上就可以實現(xiàn)一個復(fù)雜的電子系統(tǒng),諸如手機芯片、數(shù)字電視芯片、DVD 芯片等。在未 [ 查看詳細 ]
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