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Design Compiler 2010將綜合和布局及布線的生產效率提高2倍
- 全球領先的半導體設計、驗證和制造的軟件及知識產權(IP)供應商新思科技有限公司日前宣布:該公司在其Galaxy™設計實現(xiàn)平臺中推出了最新的創(chuàng)新RTL綜合工具Design Compiler 2010,它將綜合和物理層實現(xiàn)流程增速了兩倍。為了滿足日益復雜的設計中極具挑戰(zhàn)性的進度要求,工程師們需要一種RTL綜合解決方案,使他們盡量減少重復工作并加速物理實現(xiàn)進程。為了應對這些挑戰(zhàn),Design Compiler 2010對拓撲技術進行擴展,為Synopsys旗艦布局布線解決方案IC Compile
- 關鍵字: Synopsys Galaxy RTL
AMD將在CES上發(fā)布最新VISION Pro技術
- 2010年1月5日,AMD于日前發(fā)布了全新商用PC平臺品牌VISION Pro技術,以此為用戶提供卓越的視覺計算體驗。通過極具視覺表現(xiàn)力的傳播、幫助企業(yè)提高生產效率,從而在競爭中贏得優(yōu)勢。 圖形顯示在商業(yè)溝通中的作用顯得比以往任何時候都更為重要,一些創(chuàng)新型企業(yè)紛紛利用PC平臺技術來生成和瀏覽具有豐富視覺表現(xiàn)力的演示文檔(包括視頻和3D圖形)。 VISION Pro技術 研究顯示,超過80%的人類理解都是通過視覺獲取的,將視覺與口頭表達相結合,比簡單使用文字的內容記憶效果強6.5倍
- 關鍵字: CES 3D VISION-Pro AMD
中芯國際和新思科技攜手推出Reference Flow 4.0
- 全球領先的半導體設計、驗證和制造軟件及知識產權(IP)供應商新思科技公司與中國內地最大的芯片代工企業(yè)中芯國際集成電路制造有限公司日前宣布,將攜手推出全新的65納米RTL-to-GDSII參考設計流程4.0(Reference Flow 4.0)。作為新思科技專業(yè)化服務部與中芯國際共同開發(fā)的成果,該參考流程中增加了 Synopsys Eclypse™ 低功耗解決方案及IC Compiler Zroute布線技術,為設計人員解決更精細工藝節(jié)點中遇到的低功耗和可制造性設計(DFM)等問題提供更多
- 關鍵字: 中芯國際 65納米 Galaxy RTL-to-GDSII參考設計流程4.0
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產品
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(納斯達克: CDNS),今天宣布推出Cadence® C-to-Silicon Compiler,這是一種高階綜合產品,能夠讓設計師在創(chuàng)建和復用系統(tǒng)級芯片IP的過程中,將生產力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術成為溝通系統(tǒng)級模型之間的橋梁,它們通常是用C/C++ 和SystemC寫成的,而寄存器傳輸級(RTL)模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP,用于消費電子、無
- 關鍵字: Cadence RTL SoC IP
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
- 全球電子設計創(chuàng)新企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術公司包擴IBM、特許半導體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程,滿足高級節(jié)點設計需要。該參考流程基于對應Common Power Format(CPF)的Cadence低功耗解決方案,而且還包含來自Cadence的關鍵可制造性設計(De
- 關鍵字: CADENCE Common Platform ARM RTL-to-GDSII 低功耗
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