<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>

          首頁  資訊  商機   下載  拆解   高校  招聘   雜志  會展  EETV  百科   問答  電路圖  工程師手冊   Datasheet  100例   活動中心  E周刊閱讀   樣片申請
          EEPW首頁 >> 主題列表 >> verilog

          Verilog HDL基礎(chǔ)教程之:實例5 交通燈控制器

          • 實例的內(nèi)容及目標(biāo) 1.實例的主要訓(xùn)練內(nèi)容本實例通過Verilog HDL語言設(shè)計一個簡易的交通等控制器,實現(xiàn)一個具有兩個方向、共8個燈并具有時間倒計時功能的交通燈功能。2.實例目標(biāo)通過本實例,讀者應(yīng)達(dá)到下面的目標(biāo)。掌握
          • 關(guān)鍵字: Verilog  HDL  基礎(chǔ)教程  實例    

          Verilog HDL基礎(chǔ)j教程之:程序基本結(jié)構(gòu)

          • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言,也是一種結(jié)構(gòu)描述的語言。也就是說,既可以用電路的功能描述,也可
          • 關(guān)鍵字: Verilog  HDL  基礎(chǔ)  程序    

          Verilog HDL基礎(chǔ)教程之:實例4 PS/2接口控制

          • 實例的內(nèi)容及目標(biāo)1.實例的主要內(nèi)容本實例通過Verilog編程實現(xiàn)在紅色颶風(fēng)II代Xilinx開發(fā)板上面實現(xiàn)對鍵盤、LCD、RS-232等接口或者器件進(jìn)行控制,將有鍵盤輸入的數(shù)據(jù)在LCD上面顯示出來,或者通過RS-232在PC機上的超級
          • 關(guān)鍵字: Verilog  HDL  PS  基礎(chǔ)教程    

          Verilog HDL基礎(chǔ)教程之:組合邏輯電路的實現(xiàn)

          • 數(shù)字邏輯電路分為兩種,分別是組合邏輯與時序邏輯。(1)組合邏輯:輸出只是當(dāng)前輸入邏輯電平的函數(shù)(有延時),與電路的原始狀態(tài)無關(guān)的邏輯電路。也就是說,當(dāng)輸入信號中的任何一個發(fā)生變化時,輸出都有可能會根據(jù)其變化
          • 關(guān)鍵字: Verilog  HDL  基礎(chǔ)教程  組合邏輯電路    

          Verilog HDL與C語言的區(qū)別與聯(lián)系詳解

          • 數(shù)字電路設(shè)計工程師一般都學(xué)習(xí)過編程語言、數(shù)字邏輯基礎(chǔ)、各種EDA軟件工具的使用。就編程語言而言,國內(nèi)外大多數(shù)學(xué)校都以C語言為標(biāo)準(zhǔn),只有少部分學(xué)校使用Pascal 和Fortran。算法的描述和驗證常用C語言來做。例如要
          • 關(guān)鍵字: Verilog  HDL  C語言  詳解    

          Verilog HDL獨家程序設(shè)計經(jīng)驗分享

          • 對于Verilog HDL的初學(xué)者,經(jīng)常會對語法中的幾個容易混淆的地方產(chǎn)生困惑。下面列出幾個常見問題和解決它們的小竅門。1.“=”和“=”的區(qū)分方法前面的內(nèi)容已經(jīng)從原理上解釋了阻塞(=)和非阻塞(=
          • 關(guān)鍵字: Verilog  HDL    程序設(shè)計    

          Verilog HDL基礎(chǔ)教程之:程序基本結(jié)構(gòu)

          • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言,也是一種結(jié)構(gòu)描述的語言。也就是說,既可以用電路的功能描述,也可以
          • 關(guān)鍵字: Verilog  HDL  基礎(chǔ)教程  程序    

          ISE入門三部曲

          • 本著方便后來人,不用那么苦逼的去看英文資料,可以更快的入門,同時也為了這接近一年的時間天天寫Verilog作結(jié),馬上就要去上一年課了,不用再寫代碼,也不用再熬夜咯。為了方便闡述,以一個簡單的8路選擇器作為例子。
          • 關(guān)鍵字: ISE  8路選擇器  Verilog  工程建立  入門  常見錯誤  

          FPGA設(shè)計經(jīng)驗談

          • 從大學(xué)時代第一次接觸FPGA至今已有10多年的時間。至今記得當(dāng)初第一次在EDA實驗平臺上完成數(shù)字秒表,搶答器,密碼鎖等實驗時,那個興奮勁。當(dāng)時由于沒有接觸到HDL硬件描述語言,設(shè)計都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的。
          • 關(guān)鍵字: FPGA  EDA  VHDL  Verilog  時鐘  IP核  

          U盤SoC的設(shè)計與實現(xiàn)

          • 設(shè)計和實現(xiàn)了U盤SoC。本系統(tǒng)包括USB CORE和已驗證過的CPU核、Nandflash、UDC_Control等模塊,模塊間通過總線進(jìn)行通信。其中USB CORE為本文設(shè)計的重點,用Verilog HDL語言實現(xiàn),同時并為此設(shè)計搭建了功能完備的Modelsim仿真環(huán)境,進(jìn)行了仿真驗證。
          • 關(guān)鍵字: U盤  片上系統(tǒng)  USB  Verilog HDL  

          基于SATAII協(xié)議的CRC32并行算法的研究

          • 在介紹CRC校驗原理和傳統(tǒng)CRC32串行比特算法的基礎(chǔ)上,由串行比特型算法推導(dǎo)出一種CRC32并行算法、并結(jié)合SATAⅡ協(xié)議的要求,完成了SATAⅡ主控制器設(shè)計中CRC生成與校驗?zāi)K的設(shè)計。最后通過在ISE平臺上編寫Verilog硬件描述語言,對SATA協(xié)議中幀結(jié)構(gòu)數(shù)據(jù)進(jìn)行仿真,驗證該CRC32并行算法能夠滿足SATA接口實時處理的要求。
          • 關(guān)鍵字: CRC32  并行算法  SATA  Verilog  

          Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

          • 1 引言近30年來,由于微電子學(xué)和計算機科學(xué)的迅速發(fā)展,給EDA(電子設(shè)計自動化)行業(yè)帶來了巨大的變化。特別是進(jìn)入20世紀(jì)90年代后,電子系統(tǒng)已經(jīng)從電路板級系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式。可以說
          • 關(guān)鍵字: Verilog  FPGA  CPLD  HDL    

          Verilog按鍵消抖的理解

          • 按鍵在按下時會產(chǎn)生抖動,釋放時也會產(chǎn)生抖動,所以在設(shè)計鍵盤掃描程序時必須考慮按鍵的消抖,我們一般只考慮按下 ...
          • 關(guān)鍵字: Verilog  按鍵消抖  延時  

          Verilog代碼命名六大黃金規(guī)則

          • Verilog代碼命名六大黃金規(guī)則,關(guān)于Verilog代碼中命名的六大黃金規(guī)則。  1. 系統(tǒng)級信號的命名?! ∠到y(tǒng)級信號指復(fù)位信號,置位信號,時鐘信號等需要輸送到各個模塊的全局信號;系統(tǒng)信號以字符串Sys開頭。  2. 低電平有效的信號后一律加下劃線
          • 關(guān)鍵字: 黃金  規(guī)則  六大  命名  代碼  Verilog  

          基于串口通訊的Verilog設(shè)計

          • 1 串口通信基本特點隨著多微機系統(tǒng)的應(yīng)用和微機網(wǎng)絡(luò)的發(fā)展,通信功能越來越顯得重要。串行通信是在一根傳輸線上一位一位地傳送信息.這根線既作數(shù)據(jù)線又作聯(lián)絡(luò)線。串行通信作為一種主要的通信方式,由于所用的傳輸線少
          • 關(guān)鍵字: Verilog  串口通訊    
          共181條 8/13 |‹ « 4 5 6 7 8 9 10 11 12 13 »

          verilog 介紹

          Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言.Verilog HDL可以用來進(jìn)行各種層次的邏輯設(shè)計,也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合,仿真驗證和時序分析等。   Verilog HDL適合算法級,寄存器級,邏輯級,門級和版圖級等各個層次的設(shè)計和描述.   Verilog HDL進(jìn)行設(shè)計最大的優(yōu)點是其工藝無關(guān)性.這使得工程師在功能設(shè)計,邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細(xì)節(jié), [ 查看詳細(xì) ]

          熱門主題

          樹莓派    linux   
          關(guān)于我們 - 廣告服務(wù) - 企業(yè)會員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
          Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
          《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
          備案 京ICP備12027778號-2 北京市公安局備案:1101082052    京公網(wǎng)安備11010802012473
          看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();