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Verilog HDL 模塊和端口以及門級建模
- 模塊定義以關(guān)鍵字module開始，模塊名、端口列表、端口聲明和可選的參數(shù)聲明必須出現(xiàn)在其他部分的前面，模塊內(nèi)部5個組成部分：變量聲明、數(shù)據(jù)流語句、底
- 關(guān)鍵字： VerilogHDL 端口 建模
Verilog HDL簡明教程(part1)
- Verilog HDL簡明教程(part1)-Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時序建模。
- 關(guān)鍵字： VerilogHDL FPGA
Verilog門電平模型化
- 下面講述 Verilog HDL為門級電路建模的能力，包括可以使用的內(nèi)置基本門和如何使用它們來進(jìn)行硬件描述。
- 關(guān)鍵字： VerilogHDL 門級電路建模 硬件描述 門電平模型化
Verilog HDL的歷史及設(shè)計流程
- Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog － XL 的主要設(shè)計者和 Cadence 公司（ Cadence Design System ）的第一個合伙人。
- 關(guān)鍵字： VerilogHDL VHDL 設(shè)計流程
3-DES IP核的VerilogHDL設(shè)計
- 首先介紹了3-DES算法的加密/解密原理，在此基礎(chǔ)上，采用流水線技術(shù)，設(shè)計了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個模塊。
- 關(guān)鍵字： IP核 流水線技術(shù) VerilogHDL DES加/解密
32位定浮點數(shù)正余弦函數(shù)FPGA實現(xiàn)方法
- 本文首先介紹了查表算法和Cordic算法原理,在這兩種算法基礎(chǔ)上,用Verilog HDL語言對32位定點數(shù)的正余弦函數(shù)進(jìn)行了編程設(shè)計,結(jié)合仿真綜合結(jié)果,對這兩種方法從運算精度,運算速度和占用硬件資源幾方面進(jìn)行了分析.進(jìn)而采用不經(jīng)過浮點定點轉(zhuǎn)換,直接在Cordic算法改進(jìn)的基礎(chǔ)上實現(xiàn)32位浮點數(shù)的正余弦函數(shù)FPGA設(shè)計.最后,對這三種實現(xiàn)方法進(jìn)行了綜合評價.
- 關(guān)鍵字： Cordic算法 VerilogHDL 正余弦函數(shù)
FPGA系統(tǒng)設(shè)計原則和技巧之：FPGA系統(tǒng)設(shè)計的3個基本原則
- 在FPGA設(shè)計領(lǐng)域，面積通常指的是FPGA的芯片資源，包括邏輯資源和I/O資源等。速度一般指的是FPGA工作的最高頻率。和DSP或者ARM芯片不同，F(xiàn)PGA設(shè)計的工作頻率不是固定的，而是和設(shè)計本身的延遲緊密相聯(lián)。
- 關(guān)鍵字： FPGA系統(tǒng)設(shè)計 高速基本單元 VerilogHDL 異步設(shè)計 同步設(shè)計
基于Nios II的MIII總線轉(zhuǎn)換板設(shè)計
- 本文介紹的MIII總線轉(zhuǎn)換板的主要功能是將機(jī)載火控設(shè)備的MIII總線數(shù)據(jù)轉(zhuǎn)換成串口數(shù)據(jù)，以方便實現(xiàn)與PC機(jī)的通信，這樣，PC機(jī)就可讀取機(jī)載設(shè)備數(shù)據(jù)或發(fā)送指令以操作總線設(shè)備。
- 關(guān)鍵字： MIII總線 VerilogHDL NiosII
硬件描述語言Verilog HDL設(shè)計進(jìn)階之：使用函數(shù)實現(xiàn)簡單的處理器
- 本實例使用Verilog HDL設(shè)計一個簡單8位處理器，可以實現(xiàn)兩個8位操作數(shù)的4種操作。在設(shè)計過程中，使用了函數(shù)調(diào)用的設(shè)計方法。
- 關(guān)鍵字： VerilogHDL 函數(shù) 處理器 FPGA
硬件描述語言Verilog HDL設(shè)計進(jìn)階之：自動轉(zhuǎn)換量程頻率計控制器
- 本實例使用Verilog HDL設(shè)計一個可自動轉(zhuǎn)換量程的頻率計控制器。在設(shè)計過程中，使用了狀態(tài)機(jī)的設(shè)計方法，讀者可根據(jù)綜合實例6的流程將本實例的語言設(shè)計模塊添加到自己的工程中。
- 關(guān)鍵字： VerilogHDL 頻率計控制器 FPGA
硬件描述語言Verilog HDL設(shè)計進(jìn)階之： 典型實例-狀態(tài)機(jī)應(yīng)用
- 狀態(tài)機(jī)設(shè)計是HDL設(shè)計里面的精華，幾乎所有的設(shè)計里面都或多或少地使用了狀態(tài)機(jī)的思想。狀態(tài)機(jī)，顧名思義，就是一系列狀態(tài)組成的一個循環(huán)機(jī)制，這樣的結(jié)構(gòu)使得編程人員能夠更好地使用HDL語言，同時具有特定風(fēng)格的狀態(tài)機(jī)也能提高程序的可讀性和調(diào)試性。
- 關(guān)鍵字： VerilogHDL 狀態(tài)機(jī) FPGA
硬件描述語言Verilog HDL設(shè)計進(jìn)階之： 邏輯綜合的原則以及可綜合的代碼設(shè)計風(fēng)格
- 用always塊設(shè)計純組合邏輯電路時，在生成組合邏輯的always塊中，參與賦值的所有信號都必須有明確的值，即在賦值表達(dá)式右端參與賦值的信號都必需在always @(敏感電平列表)中列出。
- 關(guān)鍵字： VerilogHDL 邏輯綜合 FPGA
硬件描述語言Verilog HDL設(shè)計進(jìn)階之：有限狀態(tài)機(jī)的設(shè)計原理及其代碼風(fēng)格
- 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國際標(biāo)準(zhǔn)目前尚未最后形成，因此各廠商的綜合器所支持的HDL子集也略有所不同。
- 關(guān)鍵字： VerilogHDL 有限狀態(tài)機(jī) FSM
硬件描述語言Verilog HDL設(shè)計進(jìn)階之：Verilog HDL高級語法結(jié)構(gòu)--函數(shù)
- 函數(shù)的定義蘊(yùn)含聲明了與函數(shù)同名的、函數(shù)內(nèi)部的寄存器。如在函數(shù)的聲明語句中為缺省,則這個寄存器是一位的；否則是與函數(shù)定義中一致的寄存器。
- 關(guān)鍵字： VerilogHDL 函數(shù) function
硬件描述語言Verilog HDL設(shè)計進(jìn)階之： Verilog HDL高級語法結(jié)構(gòu)—任務(wù)
- 如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語句啟動任務(wù)。任務(wù)完成以后控制就傳回啟動過程。如任務(wù)內(nèi)部有定時控制，則啟動的時間可以與控制返回的時間不同。
- 關(guān)鍵字： VerilogHDL 任務(wù) task
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