vhdl-cpld 文章進(jìn)入vhdl-cpld技術(shù)社區(qū)

VHDL設(shè)計(jì)中電路簡化問題的探討

　　近年來，隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進(jìn)行芯片或系統(tǒng)設(shè)計(jì)已不能滿足要求，迫切需要提高設(shè)計(jì)效率。在這樣的技術(shù)背景下，能大大降低設(shè)計(jì)難度的VHDL設(shè)計(jì)方法正越來越廣泛地被采用。但是VHDL設(shè)計(jì)是行為級(jí)的設(shè)計(jì)?熕?帶來的問題是設(shè)計(jì)者的設(shè)計(jì)思考與電路結(jié)構(gòu)相脫節(jié)。設(shè)計(jì)者主要是根據(jù)VHDL的語法規(guī)則，行為進(jìn)行描述，綜合工具進(jìn)行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過仿真工具進(jìn)行邏輯功能仿真和系統(tǒng)時(shí)延的仿真。實(shí)際設(shè)計(jì)過程中，由于每個(gè)工程師對(duì)語言規(guī)則、對(duì)電路行為的理解程度不同，每個(gè)人的編程風(fēng)格不同，往往同樣的系統(tǒng)功能，
關(guān)鍵字： VHDL 電路集成電路

基于Modelsim FLI接口的FPGA仿真技術(shù)

　　1、Modelsim 及 FLI接口介紹　　Modelsim是 Model Technology（Mentor Graphics的子公司）的 HDL 硬件描述語言仿真軟件，可以實(shí)現(xiàn) VHDL, Verilog，以及 VHDL-Verilog 混合設(shè)計(jì)的仿真。除此之外，Modelsim還能夠與 C 語言一起實(shí)現(xiàn)對(duì) HDL 設(shè)計(jì)文件的協(xié)同仿真。同時(shí)，相對(duì)于大多數(shù)的 HDL 仿真軟件來說，Modelsim 在仿真速度上也有明顯優(yōu)勢。這些特點(diǎn)使 Modelsim 越來越受到 EDA設(shè)計(jì)者、尤其是 FPGA
關(guān)鍵字： FPGA 仿真 Modelsim FLI VHDL

用單片機(jī)和CPLD實(shí)現(xiàn)步進(jìn)電機(jī)的控制

　　是一種將脈沖信號(hào)轉(zhuǎn)換成角位移的伺服執(zhí)行器件。其特點(diǎn)是結(jié)構(gòu)簡單、運(yùn)行可靠、控制方便。尤其是步距值不受電壓、溫度的變化的影響、誤差不會(huì)長期積累，這給實(shí)際的應(yīng)用帶來了很大的方便。它廣泛用于消費(fèi)類產(chǎn)品(打印機(jī)、照相機(jī))、工業(yè)控制(數(shù)控機(jī)床、工業(yè)機(jī)器人)、醫(yī)療器械等機(jī)電產(chǎn)品中。　　通常的步進(jìn)電機(jī)控制方法是采用CPU(PC機(jī)、等)配合專用的步進(jìn)電機(jī)驅(qū)動(dòng)控制器來實(shí)現(xiàn)，這存在成本較高、各個(gè)環(huán)節(jié)搭配不便(不同類的電機(jī)必須要相應(yīng)的驅(qū)動(dòng)控制器與之配對(duì))等問題。　　器件具有速度快、功耗低、保密性好、程序設(shè)計(jì)靈活、抗干
關(guān)鍵字：脈沖信號(hào) CPU CPLD 電機(jī) I/O

SDRAM接口的VHDL設(shè)計(jì)

　　RAM（隨機(jī)存取存儲(chǔ)器　是一種在電子系統(tǒng)中應(yīng)用廣泛的器件，通常用于數(shù)據(jù)和程序的緩存。隨著半導(dǎo)體工業(yè)的發(fā)展，RAM獲得了飛速的發(fā)展，從RAM、DRAM(Dynamic RAM，即動(dòng)態(tài)RAM)發(fā)展到SDRAM(Synchronous Dynamic RAM，即同步動(dòng)態(tài)RAM)，RAM的容量越來越大、速度越來越高，可以說存儲(chǔ)器的容量和速度已經(jīng)成為半導(dǎo)體工業(yè)水平的標(biāo)志。　?。?任務(wù)背景　　SDRAM具有大容量和高速的優(yōu)點(diǎn)，目前其存取速度可以達(dá)到100～133MHz，單片容量可以達(dá)到64Mbit或更高
關(guān)鍵字： VHDL SDRAM 存儲(chǔ)器微處理器

基于I2C總線的大型開關(guān)矩陣設(shè)計(jì)與實(shí)現(xiàn)

　　1 引言　　自動(dòng)測試設(shè)備在軍事及工業(yè)領(lǐng)域的應(yīng)用越來越廣泛，然而在電路單元尤其是電路板測試中，由于被測單元種類多，被測通道數(shù)量大，傳統(tǒng)的開關(guān)矩陣體積大、切換速度慢、電氣性能差。已不能滿足現(xiàn)代測試儀器高速、便攜的要求。本文介紹了一種采用USB接口，利用I2C總線傳輸數(shù)據(jù)，由CPLD控制多路復(fù)用器件的大型開關(guān)矩陣結(jié)構(gòu)，具有較高的切換速度及較好的電氣性能，并滿足了小型化的要求。　　2 系統(tǒng)結(jié)構(gòu)及功能　　開關(guān)矩陣主要實(shí)現(xiàn)自動(dòng)測試設(shè)備與被測電路單元之間的信息交換，功能如下：　　(1)將程控電源系統(tǒng)
關(guān)鍵字： I2C 開關(guān)矩陣 CPLD USB 自動(dòng)測試

低頻數(shù)字相位(頻率)測量的CPLD實(shí)現(xiàn)

　　在電子測量技術(shù)中，測頻測相是最基本的測量之一。相位測量儀是電子領(lǐng)域的常用儀器，當(dāng)前測頻測相主要是運(yùn)用等精度測頻、PLL鎖相環(huán)測相的方法。研究發(fā)現(xiàn)，等精度測頻法具有在整個(gè)測頻范圍內(nèi)保持恒定的高精度的特點(diǎn)，但是該原理不能用于測量相位。PLL鎖相環(huán)測相可以實(shí)現(xiàn)等精度測相，但電路調(diào)試較復(fù)雜。因此，選擇直接測相法作為低頻測相儀的測試方法[1、2、3、4]。　　設(shè)計(jì)的低頻測相儀，滿足以下的技術(shù)指標(biāo)：a .頻率20-20KHz；b .輸入阻抗≥100KΩ；c.相位測量絕對(duì)誤差≤1度； d
關(guān)鍵字： CPLD 電子測量相位測量單片機(jī) EDA

基于CPLD的MIDI音樂播放器的設(shè)計(jì)

摘要：本音樂播放器依據(jù)MIDI音樂基本原理，結(jié)合EDA技術(shù)，采用ALTERA公司的可編程邏輯器件（CPLD）EPF10LC84-4作為控制核心而設(shè)計(jì)的。本文主要闡述了利用VHDL語言設(shè)計(jì)MIDI音樂發(fā)生器芯片，再配上必要的外圍電路，從而實(shí)現(xiàn)四首音樂選擇播放、并配有隨音樂節(jié)奏而閃爍變化的彩燈等功能的EDA應(yīng)用系統(tǒng)。關(guān)鍵字：EDA、CPLD、音樂播放器、VHDL語言 0? 引言大規(guī)?？删幊踢壿嬈骷﨏PLD和FPGA是當(dāng)今應(yīng)用最廣泛的兩類可編程邏輯器件，電子設(shè)計(jì)工程師利用它可以在辦公室或?qū)?/li>
關(guān)鍵字： EDA CPLD 音樂播放器 VHDL語言

基于DSP的彩色TFT-LCD數(shù)字圖像顯示技術(shù)研究

　　隨著計(jì)算機(jī)技術(shù)的飛速發(fā)展，嵌入式圖像系統(tǒng)廣泛應(yīng)用于辦公設(shè)備、制造和流程設(shè)計(jì)、醫(yī)療、監(jiān)控、衛(wèi)生設(shè)備、交通運(yùn)輸、通信、金融銀行系統(tǒng)和各種信息家電中。所謂嵌入式圖像系統(tǒng)，指以圖像應(yīng)用為中心，以計(jì)算機(jī)技術(shù)為基礎(chǔ)，軟件、硬件可裁減，對(duì)功能、可靠性、成本、體積、功耗等嚴(yán)格要求的專用計(jì)算機(jī)系統(tǒng)。嵌入式圖像系統(tǒng)對(duì)圖像顯示技術(shù)提出了各種嚴(yán)格要求，必須選擇合適的顯示器，設(shè)計(jì)出合理的顯示控制方法。　　系統(tǒng)硬件設(shè)計(jì) 　　本系統(tǒng)要構(gòu)建一個(gè)嵌入式、高速、低功耗、低成本的圖像顯示硬件平臺(tái)，要求能真彩顯示靜態(tài)或動(dòng)態(tài)彩色圖像。為
關(guān)鍵字： DSP TFT-LCD 數(shù)字圖像顯示技術(shù) 嵌入式 CPLD

用雙端口RAM實(shí)現(xiàn)與PCI總線接口的數(shù)據(jù)通訊

　　采用雙端口RAM實(shí)現(xiàn)DSP與PCI總線芯片之間的數(shù)據(jù)交換接口電路。　　提出了一種使用CPLD解決雙端口RAM地址譯碼和PCI接口芯片局部總線仲裁的的硬件設(shè)計(jì)方案，并給出了PCI總線接口芯片寄存器配置實(shí)例，介紹了軟件包WinDriver開發(fā)設(shè)備驅(qū)動(dòng)程序的具體過程。　　隨著計(jì)算機(jī)技術(shù)的不斷發(fā)展，為滿足外設(shè)間以及外設(shè)與主機(jī)間的高速數(shù)據(jù)傳輸，Intel公司于1991年提出了PCI總線概念。PCI總線是一種能為主CPU及外設(shè)提供高性能數(shù)據(jù)通訊的總線，其局部總線在33MHz總線時(shí)鐘、32位數(shù)據(jù)通路時(shí)，數(shù)據(jù)
關(guān)鍵字： RAM DSP PCI總線 CPLD 數(shù)據(jù)通訊

基于SystemC的系統(tǒng)級(jí)芯片設(shè)計(jì)方法研究

　　隨著集成電路制造技術(shù)的迅速發(fā)展,SOC設(shè)計(jì)已經(jīng)成為當(dāng)今集成電路設(shè)計(jì)的發(fā)展方向。SO C設(shè)計(jì)的復(fù)雜性對(duì)集成電路設(shè)計(jì)的各個(gè)層次,特別是對(duì)系統(tǒng)級(jí)芯片設(shè)計(jì)層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設(shè)計(jì)要求。　　硬件設(shè)計(jì)領(lǐng)域有2種主要的設(shè)計(jì)語言：VHDL和Verilog HDL。而兩種語言的標(biāo)準(zhǔn)不統(tǒng)一，導(dǎo)致軟硬件設(shè)計(jì)工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設(shè)計(jì)界一直在尋找一種能同時(shí)實(shí)現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級(jí)設(shè)計(jì)語言。Synopsys公司與Coware公司針對(duì)各方對(duì)系統(tǒng)級(jí)設(shè)計(jì)語言的
關(guān)鍵字： SOC SystemC 集成電路 VHDL Verilog HDL

用CPLD實(shí)現(xiàn)基于PC104總線的429接口板

　　PC104總線系統(tǒng)是一種新型的計(jì)算機(jī)測控平臺(tái)，作為嵌入式PC的一種，在軟件與硬件上與標(biāo)準(zhǔn)的臺(tái)式PC(PC/AT)體系結(jié)構(gòu)完全兼容，它具有如下優(yōu)點(diǎn)：體積小、十分緊湊，并采用模塊化結(jié)構(gòu)，功耗低，總線易于擴(kuò)充，緊固堆疊方式安裝，適合于制作高密度、小體積、便攜式測試設(shè)備，因此在軍用航空設(shè)備上有著廣泛的應(yīng)用，但也正是PC104板的這種小尺寸結(jié)構(gòu)、板上可用空間少給設(shè)計(jì)帶來了一定的困難，所以本設(shè)計(jì)采用了復(fù)雜可編程器件CPLD，用CPLD完成了PC104總線與429總線通訊的主要電路，大大節(jié)省了硬件資源，本文著重介紹
關(guān)鍵字： CPLD 接口板 PC104 總線嵌入式

FPGA競爭好像在演戲（上）

　　若要問：半導(dǎo)體業(yè)哪個(gè)領(lǐng)域最有趣？我認(rèn)為FPGA。作為記者，大家一提起FPGA公司就很興奮，太充滿活力了，有時(shí)過分得充滿戲劇性。　　當(dāng)中國第一高樓——上海金茂大廈剛剛落成時(shí)，A公司在上海成立辦事處，邀請(qǐng)記者從北京到上海觀摩，下榻金茂。一周后，X公司也宣布已經(jīng)成立上海辦事處，也盛情邀請(qǐng)記者去那里看看，也同樣入住金茂。 ????????????&nbs
關(guān)鍵字： FPGA 半導(dǎo)體 ASIC CPLD

簡易USB接口卡的設(shè)計(jì)和實(shí)現(xiàn)

　　目前比較常用的方法是在PC機(jī)或工控機(jī)內(nèi)安裝ISA或PCI數(shù)據(jù)采集卡（如A/D卡及422,485卡）.但這些數(shù)據(jù)采集卡存在安裝麻煩,受計(jì)算機(jī)插槽數(shù)量、地址、中斷資源的限制，可擴(kuò)展性差等缺點(diǎn)特別是在一些電磁干擾較強(qiáng)的工業(yè)現(xiàn)場。隨著USB總線的發(fā)展和應(yīng)用以及USB接口芯片出現(xiàn)，現(xiàn)在USB接口卡應(yīng)該是一個(gè)即實(shí)用又方便的選擇了。這項(xiàng)設(shè)計(jì)實(shí)現(xiàn)的是一個(gè)動(dòng)態(tài)采集和存儲(chǔ)系統(tǒng)的計(jì)算機(jī)通信接口卡，基本上可分為CY7C68013 USB接口芯片、CPLD芯片擴(kuò)展控制部分、軟件的實(shí)現(xiàn)部分。　　一、整體結(jié)構(gòu)圖
關(guān)鍵字： USB 接口卡 CPLD 芯片

SVPWM信號(hào)發(fā)生器的VHDL實(shí)現(xiàn)

　　近年來，DSP在SVPWM(空間矢量脈寬調(diào)制)控制領(lǐng)域得到了廣泛應(yīng)用。　　但是使用DSP單核心的控制方法仍然存在一些缺陷：基于軟件的：DSP在實(shí)現(xiàn)SVPWM觸發(fā)信號(hào)時(shí)需要較長的時(shí)鐘周期；微處理器中不確定的中斷響應(yīng)會(huì)導(dǎo)致PWM脈沖的相位抖動(dòng)。針對(duì)以上問題，本文提出了一種利用FPGA實(shí)現(xiàn)的SVPWM信號(hào)發(fā)生器，系統(tǒng)結(jié)構(gòu)如圖1所示。作為DSP的外圍接口電路，該信號(hào)發(fā)生器能夠屏蔽DSP內(nèi)部錯(cuò)誤中斷對(duì)輸入時(shí)間信號(hào)的影響，保證輸出完整的SVPWM觸發(fā)信號(hào)波形，其三相并行處理結(jié)構(gòu)還能夠有效提升系統(tǒng)的動(dòng)態(tài)響應(yīng)速度
關(guān)鍵字： DSP SVPWM VHDL 信號(hào)發(fā)生器

基于SPCE061A和CPLD的電動(dòng)自行車充電系統(tǒng)研制

　　電動(dòng)車由于具有無廢氣污染、無噪音、輕便美觀等特點(diǎn)，受到眾多使用者的青睞。但使用中也暴露出它的局限性，那就是蓄電池的容量決定了它的使用范圍，而且存在充電時(shí)間長的缺點(diǎn)。目前隨著電動(dòng)自行車的發(fā)展，急需解決的問題就是如何實(shí)現(xiàn)快速靈活的充電。　　隨著電子技術(shù)、可編程邏輯器件(FPGA,CPLD)、EDA技術(shù)的飛速發(fā)展，基于硬件編程語言的自上而下(TOP-TO-DOWN)設(shè)計(jì)方法給數(shù)字系統(tǒng)的開發(fā)設(shè)計(jì)帶來了革命性變革，僅使用單片機(jī)來實(shí)現(xiàn)系統(tǒng)控制的傳統(tǒng)方法正在被越來越多的以MCU+FPGA/CPLD為核心的最新設(shè)
關(guān)鍵字： CPLD SPCE061A FPGA EDA 充電電動(dòng)自行車