vhdl-cpld 文章進(jìn)入vhdl-cpld技術(shù)社區(qū)

一種基于CPLD的曼徹斯特編解碼器設(shè)計(jì)

引言　　雖然計(jì)算機(jī)通信的方法和手段多種多樣，但都必須依靠數(shù)據(jù)通信技術(shù)。數(shù)據(jù)通信就是將數(shù)據(jù)信號加到數(shù)據(jù)傳輸信道上進(jìn)行傳輸，并在接收點(diǎn)將原始發(fā)送的數(shù)據(jù)正確地恢復(fù)過來。由于計(jì)算機(jī)產(chǎn)生的一般都是數(shù)字信號，因此計(jì)算機(jī)之間的通信實(shí)際上都屬于數(shù)據(jù)通信。曼徹斯特碼編解碼器是1553B總線接口中不可缺少的重要組成部分。曼徹斯特碼編解碼器設(shè)計(jì)的好壞直接影響總線接口的性能。在數(shù)控測井系統(tǒng)和無線監(jiān)控等領(lǐng)域，曼徹斯特碼編解碼器都有廣泛應(yīng)用。 1 數(shù)據(jù)通信系統(tǒng)結(jié)構(gòu) 　　　圖1所示是數(shù)據(jù)通信系統(tǒng)的基本構(gòu)成。在計(jì)算機(jī)通信中
關(guān)鍵字： CPLD 曼徹斯特嵌入式系統(tǒng) 單片機(jī) 嵌入式

VHDL在高速圖像采集系統(tǒng)中的應(yīng)用設(shè)計(jì)

　　現(xiàn)代化生產(chǎn)和科學(xué)研究對圖像采集系統(tǒng)的要求日益提高。傳統(tǒng)的圖像采集卡速度慢、處理功能簡單，不能很好地滿足特殊要求，因此，我們構(gòu)建了高速圖像采集系統(tǒng)。它主要包括圖像采集模塊、圖像低級處理模塊以及總線接口模塊等。這些模塊是在FPGA中利用VHDL編程實(shí)現(xiàn)的。高速圖像采集系統(tǒng)主要用于視覺檢測。視覺檢測中圖像處理的特點(diǎn)是：底層圖像處理數(shù)據(jù)量大，算法簡單；高層圖像處理算法復(fù)雜，數(shù)據(jù)量大，算法簡單；高層圖像處理算法復(fù)雜，數(shù)據(jù)量小。對于圖像底層處理，我們在高速圖像采集系統(tǒng)中用FPGA實(shí)現(xiàn)，采用VHDL編寫圖像處理算法
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用CPLD實(shí)現(xiàn)DSP2407A與S3C4480的通信

本設(shè)計(jì)以Xilinx公司的XC95108為例，通過在CPLD中開辟2塊獨(dú)立的SRAM區(qū)域(各1字節(jié))來實(shí)現(xiàn)DSP2407A與S3C4480的并行通信。
關(guān)鍵字： S3C4480 2407A CPLD 2407

基于CPLD的120MHz高速A／D采集卡的設(shè)計(jì)

介紹了一種基于復(fù)雜可編程邏輯器件（CPLD）的120MHz高速A／D采集卡的設(shè)計(jì)方法。
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基于CPLD的CCD相機(jī)圖像信號模擬器的設(shè)計(jì)

1 引言　　多年來CCD 器件以體積小、重量輕、功耗小、工作電壓低和抗燒毀等優(yōu)點(diǎn)以及在分辨率、動態(tài)范圍、靈敏度、實(shí)時(shí)傳輸、自掃描等特性，廣泛地應(yīng)用于攝像器材、氣象、航天航空、軍事、醫(yī)療以及工業(yè)檢測等眾多領(lǐng)域。　　在對某多通道高速CCD相機(jī)輸出圖像信號的采集系統(tǒng)設(shè)計(jì)過程當(dāng)中，我們需要對此系統(tǒng)在正式使用之前進(jìn)行調(diào)試，來測試它能否正常工作。本文利用CPLD和LVDS嚴(yán)格對CCD相機(jī)的輸出接口進(jìn)行了模擬，并且以LVDS方式輸出圖像信號。 &n
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一種用CPLD實(shí)現(xiàn)的短幀交織器設(shè)計(jì)

本文以CDMA2000語音傳輸標(biāo)準(zhǔn)下短幀為例，給出了具體的12×16的A型分組比特交織器和解交織器。
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基于CPLD的數(shù)字濾波抗干擾電路設(shè)計(jì)

引言紅外密集度光電立靶測試系統(tǒng)是一種用于測量低伸彈道武器射擊密集度的新型的測試系統(tǒng)，它既可用于金屬彈丸的測試，又可測試非金屬彈丸，具有反映靈敏、精度高而穩(wěn)定、操作簡單、容易維護(hù)等優(yōu)點(diǎn)，已被許多靶場投入使用。光電靶的基本原理是：當(dāng)光幕內(nèi)的光通量發(fā)生足夠大的變化時(shí)，光電傳感器會響應(yīng)這種變化而產(chǎn)生電信號。這就是說，一些非彈丸物體在穿過光幕時(shí)也會使光幕內(nèi)的光通量發(fā)生變化以使光電傳感器產(chǎn)生電信號。從原理上講。這種現(xiàn)象并非異常，而從測試來講，則屬于干擾。在具體靶場測試中，當(dāng)干擾嚴(yán)重時(shí)，可能會導(dǎo)致測試無法進(jìn)行
關(guān)鍵字： CPLD 單片機(jī) 干擾電路嵌入式系統(tǒng) 數(shù)字濾波邏輯電路

基于DSP和CPLD的移相全橋軟開關(guān)電源數(shù)字控制器

本文介紹了一種基于DSP和CPLD的移相全橋諧振軟開關(guān)數(shù)字控制器，應(yīng)用于開關(guān)電源的數(shù)字化智能控制。
關(guān)鍵字：數(shù)字控制器開關(guān)電源相全橋 DSP CPLD 基于

基于CPLD的聲發(fā)射信號傳輸系統(tǒng)設(shè)計(jì)

引言聲發(fā)射技術(shù)是光纖傳感技術(shù)和聲發(fā)射技術(shù)相結(jié)合的產(chǎn)物，是目前聲發(fā)射技術(shù)的發(fā)展趨勢。它將高靈敏度聲發(fā)射傳感器安裝于受力構(gòu)件表面以形成一定數(shù)目的傳感器陣列，實(shí)時(shí)接收和采集來自于材料缺陷的聲發(fā)射信號，進(jìn)而通過對這些聲發(fā)射信號的識別、判斷和分析來對材料損傷缺陷進(jìn)行檢測研究并對構(gòu)件強(qiáng)度、損傷、壽命等進(jìn)行分析和研究。在實(shí)際的構(gòu)件檢測中，現(xiàn)場聲源信號通常是在100～800 kHz之間的微弱高頻信號，而且材料損傷檢測、聲發(fā)射源定位往往需要多個(gè)傳感器形成傳感器陣列，而聲發(fā)射信號的數(shù)據(jù)傳輸系統(tǒng)必須達(dá)到640 Mbp
關(guān)鍵字： CPLD 傳輸系統(tǒng) 單片機(jī) 發(fā)射信號嵌入式系統(tǒng)

基于DSP與CPLD的ADS7805多通道數(shù)據(jù)采集

設(shè)計(jì)了利用TMS320LF2407A與EPM3032A控制的ADS7805多通道采集系統(tǒng)的邏輯結(jié)構(gòu)，介紹了系統(tǒng)的工作原理，詳細(xì)描述了ADS7805、DSP及CPLD之間接口的硬件與軟件設(shè)計(jì)。
關(guān)鍵字：通道數(shù)據(jù)采集 ADS7805 CPLD DSP 基于

基于現(xiàn)場可編程門陣列（FPGA）技術(shù)的射頻讀卡器設(shè)計(jì)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： XPS FPGA DAC Xilinx GSRD RFID CPLD ASK CRC UID

基于VHDL狀態(tài)機(jī)設(shè)計(jì)的智能交通控制燈

本文介紹的是一種最基本和簡單的交通燈設(shè)計(jì)情況，并且提供了一些模塊的源程序代碼。在此基礎(chǔ)上能夠舉一反三，從而用VHDL語言實(shí)現(xiàn)其它交通燈的控制設(shè)計(jì)。
關(guān)鍵字：智能交通控制設(shè)計(jì) 狀態(tài) VHDL 基于

采用靈活的汽車FPGA來提高片上系統(tǒng)級集成和降低物料成本

汽車制造商們堅(jiān)持不懈地改進(jìn)車內(nèi)舒適性、安全性、便利性、工作效能和娛樂性，反過來，這些努力又推動了各種車內(nèi)數(shù)字技術(shù)的應(yīng)用。然而，汽車業(yè)較長的開發(fā)周期卻很難跟上最新技術(shù)的發(fā)展，尤其是一直處于不斷變化中的車內(nèi)聯(lián)網(wǎng)規(guī)范，以及那些來自消費(fèi)市場的快速興起和消失的技術(shù)，從而造成了較高的工程設(shè)計(jì)成本和大量過時(shí)。向這些組合因素中增加低成本目標(biāo)、擴(kuò)展溫度范圍、高可靠性與質(zhì)量目標(biāo)和有限的物理板空間，以及汽車設(shè)計(jì)中存在的挑戰(zhàn)，最多使人進(jìn)一步感到沮喪?？删幊踢壿嬈骷?nbsp;(PLD)，如現(xiàn)場可編程門陣列 (FPGA)
關(guān)鍵字： CPLD FPGA 單片機(jī) 汽車電子嵌入式系統(tǒng) 汽車電子

基于IP核的FPGA設(shè)計(jì)方法

前　言幾年前設(shè)計(jì)專用集成電路(ASIC) 還是少數(shù)集成電路設(shè)計(jì)工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實(shí)現(xiàn), 系統(tǒng)制造公司的設(shè)計(jì)人員正越來越多地采用ASIC 技術(shù)集成系統(tǒng)級功能(System L evel In tegrete - SL I) , 或稱片上系統(tǒng)(System on a ch ip ) , 但ASIC 設(shè)計(jì)能力跟不上制造能力的矛盾也日益突出?，F(xiàn)在設(shè)計(jì)人員已不必全部用邏輯門去設(shè)計(jì)ASIC, 類似于用集成電路( IC) 芯片在印制板上的設(shè)計(jì),ASIC 設(shè)計(jì)人員可以應(yīng)用等
關(guān)鍵字： ASIC CPLD FPGA IP 單片機(jī) 嵌入式系統(tǒng)

PDH通信二次群復(fù)接器在CPLD中的實(shí)現(xiàn)

1 引言數(shù)字復(fù)接就是把兩個(gè)或兩個(gè)以上的支路數(shù)字信號按時(shí)分復(fù)接方式合并成單一的合路數(shù)字信號。按照各低次群時(shí)鐘的情況，復(fù)接有3種方式：如果各輸入支路數(shù)字信號相互同步，且與本機(jī)定時(shí)信號也同步，那么調(diào)整單元只需調(diào)整相位，這就是同步復(fù)接；如果輸入支路數(shù)字信號不同步且與本機(jī)定時(shí)信號也異步，那么調(diào)整單元就要對各支路信號進(jìn)行頻率和相位的調(diào)整，使之成為同步信號，這就是異步復(fù)接；如果輸入支路數(shù)字信號的生效瞬間相對于本機(jī)對應(yīng)的定時(shí)信號是以同一標(biāo)稱速度出現(xiàn)，而速度的任何變化都限制在規(guī)定的容差范圍內(nèi)，這種就是準(zhǔn)同步(PDH
關(guān)鍵字： CPLD PDH 電源技術(shù) 模擬技術(shù)