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2015，全新的美高森美來了
- 新年伊始，美高森美(Microsemi)全球市場營銷執(zhí)行副總裁Russ?Garcia向媒體展示了一個全新的美高森美?！ ∪麦w現(xiàn)在：美高森美的營收在過去五年里增長了一倍。2014財(cái)年，營收為11.4億美元。焦點(diǎn)市場集中在通信(占總營收的38%)、國防和安全(28%)、航空航天(13%)以及工業(yè)(23%)。幾年來，通過不斷地并購和通過創(chuàng)新實(shí)現(xiàn)自有產(chǎn)品的內(nèi)生增長，美高森美不斷成長為產(chǎn)品線多樣，多元化發(fā)展的公司?！ uss?Garcia透露，2015的美高森美將在以下三個領(lǐng)域更上層樓：
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零基礎(chǔ)學(xué)FPGA（十二）對于初學(xué)者一篇很不錯的文章
- 長期以來很多新入群的菜鳥們總 是在重復(fù)的問一些非常簡單但是又讓新手困惑不解的問題。作為管理員經(jīng)常要給這些菜鳥們普及基礎(chǔ)知識，但是非常不幸的是很多菜鳥懷著一種浮躁的心態(tài)來學(xué)習(xí) FPGA，總是急于求成。 再加上國內(nèi)大量有關(guān)FPGA的垃圾教材的誤導(dǎo)，所以很多菜鳥始終無法入門。為什么大量的人會覺得FPGA難學(xué)?作為著名FPGA 提供商Altera授權(quán)的金牌培訓(xùn)師，本管理員決心開貼來詳細(xì)講一下菜鳥覺得FPGA難學(xué)的幾大原因。 1、不熟悉 FPGA的內(nèi)部結(jié)構(gòu)，不了解可編程邏輯器件的基本原理。 F
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【從零開始走進(jìn)FPGA】你想干嘛——邊沿檢測技術(shù)
- 一、為什么要講邊沿檢測 也許，沒有那么一本教科書，會說到這個重要的思想;也許，學(xué)了很久的你，有可能不知道這個重要的思想吧。很慚愧，我也是在當(dāng)年學(xué)了1年后才領(lǐng)悟到這個思想的。 說實(shí)話，我的成長很艱辛，沒有人能給我系統(tǒng)的指導(dǎo)，而我得撐起這一片藍(lán)天，于是乎無數(shù)個漏洞，我一直在修補(bǔ)我的不足。我沒能對自己滿足過，不是說我“貪得無厭”，而是，我不夠“完美”。人可以不完美，但不可以不追求完美;或許終點(diǎn)永遠(yuǎn)達(dá)不到，但努力的過程，你一直在靠近完美;有方向感地奮
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基于FPGA的跨時鐘域信號處理——同步設(shè)計(jì)的重要
- 上次提出了一個處于異步時鐘域的MCU與FPGA直接通信的實(shí)現(xiàn)方式，其實(shí)在這之前，特權(quán)同學(xué)想列舉一個異步時鐘域中出現(xiàn)的很典型的問題。也就是要用一個反例來說明沒有足夠重視異步通信會給整個設(shè)計(jì)帶來什么樣的危害。 特權(quán)同學(xué)要舉的這個反例是真真切切的在某個項(xiàng)目上發(fā)生過的，很具有代表性。它不僅會涉及使用組合邏輯和時序邏輯在異步通信中的優(yōu)劣、而且能把亞穩(wěn)態(tài)的危害活生生的展現(xiàn)在你面前。 從這個模塊要實(shí)現(xiàn)的功能說起吧，如圖1所示，實(shí)現(xiàn)的功能其實(shí)很簡單的，就是一個頻率計(jì)，只不過FPGA除了脈沖采集進(jìn)行計(jì)數(shù)外，
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基于ISE設(shè)計(jì)提供低功耗FPGA解決方案
- 從Xilinx公司推出FPGA二十多年來，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現(xiàn)數(shù)字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應(yīng)商及其客戶關(guān)注的問題。 降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開移動電子設(shè)備等新興市場之門的關(guān)鍵。 Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗(yàn)。本文說明如何應(yīng)用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。 CMO
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：典型實(shí)例-增量式設(shè)計(jì)演示
- 6.9 典型實(shí)例12：增量式設(shè)計(jì)(Incremental Design)演示 6.9.1 實(shí)例的內(nèi)容及目標(biāo) 1.實(shí)例的主要內(nèi)容 6.7節(jié)對增量式設(shè)計(jì)這一方法的基本概念和流程做了全面的介紹。本節(jié)將以一個具體的實(shí)例幫助讀者熟悉增量式設(shè)計(jì)的操作流程。 本實(shí)例的源代碼參見隨書光盤Example6.9。此程序?yàn)镻C機(jī)通過串口向SRAM寫入數(shù)據(jù)，再由FPGA從SRAM中讀取數(shù)據(jù)通過串口將其送到PC機(jī)。 本實(shí)例的重點(diǎn)在于設(shè)計(jì)過程中是如何應(yīng)用增量式設(shè)計(jì)的，而不是如何實(shí)現(xiàn)程序本身的功能。
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：典型實(shí)例-ChipScope功能演示
- 6.8 典型實(shí)例11：ChipScope功能演示 6.8.1 實(shí)例的內(nèi)容及目標(biāo) 1.實(shí)例的主要內(nèi)容 本節(jié)通過一個簡單的計(jì)數(shù)器，使用ChipScope的兩種實(shí)現(xiàn)流程，基于Xilinx開發(fā)板完成設(shè)計(jì)至驗(yàn)證的完整過程。本實(shí)例的工作環(huán)境如下。 · 設(shè)計(jì)軟件：ISE 7.1i。 · 綜合工具：ISE自帶的XST。 · 仿真軟件：ModelSim SE 5.8C。 · 在線調(diào)試：ChipScope Pro 8.2i。
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧
- 6.7 片上邏輯分析儀(ChipScope Pro)使用技巧 在FPGA的調(diào)試階段，傳統(tǒng)的方法在設(shè)計(jì)FPGA的PCB板時，保留一定數(shù)量的FPGA管腳作為測試管腳。在調(diào)試的時候?qū)⒁獪y試的信號引到測試管腳，用邏輯分析儀觀察內(nèi)部信號。 這種方法存在很多弊端：一是邏輯分析儀價(jià)格高昂，每個公司擁有的數(shù)量有限，在研發(fā)期間往往供不應(yīng)求，影響進(jìn)度;二是PCB布線后測試腳的數(shù)量就確定了，不能靈活地增加，當(dāng)測試腳不夠用時會影響測試，測試管腳太多又影響PCB布局布線。 ChipScope Pro是ISE下
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：增量式設(shè)計(jì)（Incremental Design）技巧
- 6.6 增量式設(shè)計(jì)(Incremental Design)技巧 本節(jié)將對ISE下增量式設(shè)計(jì)做一個全面的介紹。FPGA作為一種現(xiàn)場可編程邏輯器件，其現(xiàn)場可重編程特性能夠提高調(diào)試速度。每次硬件工程師可以很方便地改變設(shè)計(jì)，重新進(jìn)行綜合、實(shí)現(xiàn)、布局布線，并對整個設(shè)計(jì)重新編程。 然而當(dāng)設(shè)計(jì)算法比較復(fù)雜時，每一次綜合、實(shí)現(xiàn)、布局布線需要花很長的時間。即使僅僅改變設(shè)計(jì)中的一點(diǎn)，也會使綜合編譯的時間成倍增加。而且更為麻煩的是如果整個工程的運(yùn)行頻率很高，對時序的要求也很嚴(yán)格，這樣重新布線往往會造成整個時序錯
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：編譯與仿真設(shè)計(jì)工程
- 6.5 編譯與仿真設(shè)計(jì)工程 編寫代碼完成之后，一個很重要的工作就是驗(yàn)證代碼功能的正確性，這就需要對代碼進(jìn)行編譯與仿真。編譯主要是為了檢查代碼是否存在語法錯誤，仿真主要為了驗(yàn)證代碼實(shí)現(xiàn)的功能是否正確。 編譯和仿真設(shè)計(jì)工程在整個設(shè)計(jì)中占有很重要的地位。因?yàn)榇a功能不正確或代碼的編寫風(fēng)格不好對后期的設(shè)計(jì)會有很大的影響，所以需要花很多時間在設(shè)計(jì)工程的仿真上。 在這一節(jié)中將通過一個具體的實(shí)例來介紹如何對編譯工程代碼以及如何使用ISE自帶的仿真工具ISE Simulator進(jìn)行仿真。 1.
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：創(chuàng)建設(shè)計(jì)工程
- 6.4 創(chuàng)建設(shè)計(jì)工程 本節(jié)將重點(diǎn)講述如何在ISE下創(chuàng)建一個新的工程。要完成一個設(shè)計(jì)，第一步要做的就是新建一個工程。具體創(chuàng)建一個工程有以下幾個步驟。 (1)打開Project Navigator，啟動ISE集成環(huán)境。 ISE的啟動請參見6.2節(jié)。 (2)選擇“File”/“New Project”菜單項(xiàng)，啟動新建工程對話框。 會彈出如圖6.9的對話框。 如圖6.9所示，新建工程時需要設(shè)置工程名稱和新建工程的路徑，還要設(shè)置
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：ISE軟件的設(shè)計(jì)流程
- 6.3 ISE軟件的設(shè)計(jì)流程 Xilinx公司的ISE軟件是一套用以開發(fā)Xilinx公司的FPGA&CPLD的集成開發(fā)軟件，它提供給用戶一個從設(shè)計(jì)輸入到綜合、布線、仿真、下載的全套解決方案，并很方便地同其他EDA工具接口。 其中，原理圖輸入用的是第三方軟件ECS;狀態(tài)圖輸入用的是StateCAD;HDL綜合可以使用Xilinx公司開發(fā)的XST、Synopsys公司開發(fā)的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;測試激勵可以是圖
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FPGA設(shè)計(jì)開發(fā)軟件ISE使用技巧之：ISE軟件簡介
- ISE軟件簡介 Xilinx作為當(dāng)界上最大的FPGA/CPLD生產(chǎn)商之一，長期以來一直推動著FPGA/CPLD技術(shù)的發(fā)展。其開發(fā)的軟件也不斷升級換代，由早期的Foundation系列逐步發(fā)展到目前的ISE 9.x系列。 ISE是集成綜合環(huán)境的縮寫，它是Xillinx FPGA/CPLD的綜合性集成設(shè)計(jì)平臺，該平臺集成了設(shè)計(jì)、輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時序分板、芯片下載與配置、功率分析等幾乎所有設(shè)計(jì)流程所需工具。 ISE系列軟件分為4個系列：WebPACK、BaseX、Fo
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基于京微雅格低功耗FPGA的8b/10b SERDES的接口設(shè)計(jì)
- 摘要 串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES (串化器/ 解串器)所取代。起初， SERDES 是獨(dú)立的ASSP 或ASIC 器件。在過去幾年中已經(jīng)看到有內(nèi)置SERDES 的FPGA 器件系列，但多見于高端FPGA芯片中，而且價(jià)格昂貴。 本方案是以CME最新的低功耗系列FPGA的HR03為平臺，實(shí)現(xiàn)8/10b的SerDes接口，包括SERDES收發(fā)單元，通過完全數(shù)字化的方法實(shí)現(xiàn)SERDES的CD
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xilinx fpga介紹
Xilinx FPGA
Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。 在性能可以滿足的情況下，優(yōu)先選擇低成本器件。
Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時間 [ 查看詳細(xì) ]
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