xilinx fpga 文章進(jìn)入xilinx fpga技術(shù)社區(qū)

怎么采用FPGA原型系統(tǒng)加速物聯(lián)網(wǎng)設(shè)計(jì)？

當(dāng)我們談?wù)撐锫?lián)網(wǎng) (IoT) 的時(shí)候，不夸張地說，它可以將我們所使用的智能設(shè)備互相連接，彼此分享大量的數(shù)據(jù)，從而使我們的生活更高效。這不僅僅是消費(fèi)者
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用C 語(yǔ)言描述AES256 加密算法

作者：Adam Taylor 首席工程師 e2v 公司 aptaylor@theiet.org 用C 語(yǔ)言描述AES256 加密算法，然后在硬件中加速性能。高級(jí)加密標(biāo)準(zhǔn) (AES) 已經(jīng)成為很多
關(guān)鍵字： FPGA ASIC

使用SDNet開發(fā)創(chuàng)新型可編程網(wǎng)絡(luò)

日本電報(bào)電話公司 (NTT) 是一家全球電信集團(tuán)控股公司，負(fù)責(zé)制定管理策略和推動(dòng)研發(fā)工作發(fā)展。我們是 NTT 研發(fā)部的研究人員，正領(lǐng)導(dǎo)兩個(gè)針對(duì)軟件定義網(wǎng)
關(guān)鍵字： FPGA ASIC

引起的較高時(shí)鐘頻率仿真失敗原因

通常如果你的設(shè)計(jì)在較低時(shí)鐘頻率時(shí)通過了仿真，但是在較高時(shí)鐘頻率時(shí)卻失敗了，你的第一個(gè)問題應(yīng)該是你的設(shè)計(jì)在某個(gè)較高時(shí)鐘頻率時(shí)是否達(dá)到了時(shí)序約束
關(guān)鍵字： FPGA 時(shí)鐘頻率賽靈思

如何設(shè)計(jì)基于FPGA的虛擬現(xiàn)實(shí)定位系統(tǒng)？

虛擬現(xiàn)實(shí)技術(shù)是目前計(jì)算機(jī)信息科學(xué)中的前沿學(xué)科，文中設(shè)計(jì)了一種以FPGA 為核心的數(shù)據(jù)采集處理系統(tǒng).利用HMC5883L和ADXL345對(duì)虛擬場(chǎng)景中物體的方位和朝
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AI芯片之戰(zhàn)：TPU/GPU/FPGA誰(shuí)稱雄？

　　智能時(shí)代就要到來，芯片市場(chǎng)格局一變?cè)僮?。兩個(gè)典型例子：引領(lǐng)處理器市場(chǎng) 40 多年的英特爾 2015 年底收購(gòu)?fù)?Altera，今年 4 月就宣布計(jì)劃裁員 1.2 萬;另一方面，GPU 巨頭英偉達(dá)今年 3 月推出加速人工智能和深度學(xué)習(xí)的芯片 Tesla P100，投入研發(fā)經(jīng)費(fèi)超過 20 億美元，據(jù)《華爾街日?qǐng)?bào)》報(bào)道，今年 5 月英偉達(dá)售出的 GPU 比去年同月增長(zhǎng) 62%，公司當(dāng)前市值 240 億美元?！　∩疃葘W(xué)習(xí)應(yīng)用大量涌現(xiàn)使超級(jí)計(jì)算機(jī)的架構(gòu)逐漸向深度學(xué)習(xí)應(yīng)用優(yōu)化，從傳統(tǒng) CPU 為主 GPU 為輔的
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從設(shè)置、加載、啟動(dòng)看Xilinx FPGA配置流程

　　盡管FPGA的配置模式各不相同，但整個(gè)配置過程中FPGA的工作流程是一致的，分為三個(gè)部分：設(shè)置、加載、啟動(dòng)。　　復(fù)位結(jié)束配置開始　　有多種方式使FPGA的配置進(jìn)入這一過程。在上電時(shí)，電壓達(dá)到FPGA要求之前，F(xiàn)PGA的上電復(fù)位模塊將使FPGA保持在復(fù)位狀態(tài);外部控制PROG_B引腳出現(xiàn)一個(gè)低脈沖也可以使FPGA保持在復(fù)位狀態(tài)。　　清除配置存儲(chǔ)內(nèi)容　　這一步稱為初始化，當(dāng)FPGA復(fù)位結(jié)束，配置存儲(chǔ)器的內(nèi)容會(huì)被自動(dòng)清除。在這個(gè)步驟中，除配置專用接口外，F(xiàn)PGA I/O均被置于高阻態(tài)。在整個(gè)初始化過程中，I
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基于FPGA解決物聯(lián)網(wǎng)實(shí)現(xiàn)的核心3大挑戰(zhàn)

物聯(lián)網(wǎng)(IoT)已成為一個(gè)廣受歡迎的名詞，幾乎每一個(gè)電子設(shè)備相互連接到互聯(lián)網(wǎng)上加以使用，并且呈現(xiàn)爆炸式增長(zhǎng)。但這種增長(zhǎng)卻恰恰帶來了它的實(shí)戰(zhàn)挑戰(zhàn)，一
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時(shí)序分析的一些基本概念

時(shí)序分析時(shí)FPGA設(shè)計(jì)中永恒的話題，也是FPGA開發(fā)人員設(shè)計(jì)進(jìn)階的必由之路。慢慢來，先介紹時(shí)序分析中的一些基本概念。
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掌握三大原則，輕松分配FPGA引腳

現(xiàn)在的FPGA正變得越來越復(fù)雜，向引腳分配信號(hào)的任務(wù)曾經(jīng)很簡(jiǎn)單，現(xiàn)在也變得相當(dāng)繁復(fù)。下面這些用于向多用途引腳指配信號(hào)的指導(dǎo)方針有助于設(shè)計(jì)師根據(jù)最
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如何使用Xilinx中ise原語(yǔ)？

1、IBUFGDS輸入全局時(shí)鐘及DCM分頻使用：IBUFGDS #(.DIFF_TERM(FALSE), // DifferenTIal TerminaTIon (Virtex-4/5, Spartan-3E/3A).IOSTANDARD(DEF
關(guān)鍵字： IBUFGDS Xilinx 賽靈思

總結(jié)LX110T的板子上跑demo的時(shí)候遇到的一些錯(cuò)誤的解決辦法

前一段時(shí)間在玩xilinx送我在跑XUPV5-LX110T，首先跑xilinx給出的XUPV5-LX110T的demo設(shè)計(jì)，結(jié)果發(fā)現(xiàn)遇到了一些錯(cuò)誤但是自己在網(wǎng)上發(fā)現(xiàn)很少有答案，就把
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Verilog的語(yǔ)言要素有哪些？

本章介紹Verilog HDL的基本要素，包括標(biāo)識(shí)符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語(yǔ)言中的兩種數(shù)據(jù)類
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詳細(xì)介紹數(shù)字時(shí)鐘管理模塊與嵌入式塊RAM

3.數(shù)字時(shí)鐘管理模塊(DCM)業(yè)內(nèi)大多數(shù)FPGA 均提供數(shù)字時(shí)鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進(jìn)的FPGA 提供數(shù)字時(shí)鐘管理
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詳解底層內(nèi)嵌功能單元與軟核、硬核以及固核

6、底層內(nèi)嵌功能單元內(nèi)嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核(Soft Core)?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元
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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時(shí)間 [ 查看詳細(xì) ]