Synopsys綜合和布局及布線生產(chǎn)效率提升兩倍

　　Synopsys日前宣布，在其Galaxy設(shè)計實現(xiàn)平臺中推出了最新的RTL綜合工具Design Compiler 2010，它將綜合和物理層實現(xiàn)流程增速了兩倍。Design Compiler自1988年問世以來，隨著工藝技術(shù)從1.5微米到32納米的進步，而不斷得到調(diào)整升級。而今時序與面積布線的優(yōu)化已成為主要的挑戰(zhàn)，最新版工具與時俱進，針對拓撲技術(shù)進行擴展，為Synopsys布局布線解決方案IC Compiler提供“物理層指引”;將時序和面積的一致性提升至5%的同時，還將IC Complier的布線速度提升了1.5倍，在四核平臺上可兩倍提升綜合運行時間。

　　Synopsys 總監(jiān)Gal Hasson說， 在最近6年Design Compiler的優(yōu)化過程中，累積的速度提升已達到18倍，漏電降低已達到三分之二。在互連延遲成為主要矛盾的今天，如何盡早在設(shè)計過程中解決互連擁塞等問題，都是EDA軟件目前優(yōu)化的方向。而Design Compiler 2010正是在這一方面有了很大的突破。通過“物理層指引物理指導(dǎo)”工具，幫助工程師簡化了流程，并將IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也為RTL設(shè)計師們提供了在綜合環(huán)境內(nèi)部進入到IC Compiler進行布局規(guī)劃的功能。按下按鈕后，設(shè)計師們就能夠進行布局的調(diào)整，確保他們盡早識別和修復(fù)布局問題和獲得更快速的設(shè)計收斂。