基于FPGA的高速FIFO電路設(shè)計(jì)
前言
本文引用地址:http://www.ex-cimer.com/article/108097.htm在大容量高速采集系統(tǒng)項(xiàng)目的開發(fā)過程中,FPGA作為可編程邏輯器件,設(shè)計(jì)靈活、可操作性強(qiáng),是高速數(shù)字電路設(shè)計(jì)的核心器件。由于FPGA內(nèi)嵌存儲(chǔ)器的容量有限,通常不能夠滿足實(shí)際設(shè)計(jì)電路的需求,需要外接SRAM、SDRAM、磁盤陣列等大容量存儲(chǔ)設(shè)備。本文主要介紹高速FIFO電路在數(shù)據(jù)采集系統(tǒng)中的應(yīng)用,相關(guān)電路主要有高速A/D轉(zhuǎn)換器、FPGA、SDRAM存儲(chǔ)器等。圖1為本方案的結(jié)構(gòu)框圖。A/D輸出的數(shù)據(jù)流速度快,經(jīng)過FPGA降速后,位數(shù)寬,速度仍然很高,不能直接存儲(chǔ)到外部存儲(chǔ)器。在設(shè)計(jì)時(shí),要經(jīng)過FIFO緩存,然后才能存儲(chǔ)到外部存儲(chǔ)器。本設(shè)計(jì)的FIFO容量小、功能強(qiáng),充分利用了FPGA內(nèi)部FIFO電路的特點(diǎn),結(jié)合實(shí)際電路,優(yōu)化了整個(gè)電路模型的設(shè)計(jì)。
異步FIFO生成
FIFO占用的內(nèi)存資源為FPGA內(nèi)嵌的block RAM,由Xilinx公司提供的ISE開發(fā)平臺(tái)自動(dòng)生成。讀寫時(shí)鐘有通用時(shí)鐘和獨(dú)立時(shí)鐘可選,我們采用獨(dú)立時(shí)鐘,rd_clk和wr_clk獨(dú)立,為了保證在高速采集時(shí)數(shù)據(jù)不丟失,rd_clk頻率不低于wr_clk。FIFO讀模式采用標(biāo)準(zhǔn)FIFO,每次啟動(dòng)采集時(shí)都要對(duì)FIFO進(jìn)行復(fù)位,為異步復(fù)位,初始化內(nèi)部指針和輸出寄存器。在FIFO生成過程中,我們啟用almost_full 和almost_empty選項(xiàng),以及prog_full 和prog_empty選項(xiàng),prog_full和prog_empty要進(jìn)行參數(shù)設(shè)置,具體設(shè)置參數(shù)如圖2所示。
FIFO接口信號(hào)定義
根據(jù)FIFO的生成過程,在圖3中給出了讀寫時(shí)鐘域的信號(hào)定義,所有的在寫時(shí)鐘域的輸入信號(hào)都必須經(jīng)過寫時(shí)鐘同步,所有的在讀時(shí)鐘域的輸入信號(hào)都要經(jīng)過讀時(shí)鐘同步。信號(hào)經(jīng)過時(shí)鐘同步后,可以確保在讀寫過程中不會(huì)出現(xiàn)亞穩(wěn)態(tài),導(dǎo)致讀寫操作出現(xiàn)錯(cuò)誤。
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評(píng)論