基于FPGA的高速FIFO電路設(shè)計

　　高速采集數(shù)據(jù)傳輸過程

　　在高速采集時，讀時鐘頻率等于寫時鐘頻率，當(dāng)啟動觸發(fā)傳輸時，觸發(fā)傳輸長度為門控信號長度，直到將FIFO內(nèi)部數(shù)據(jù)傳輸完畢，觸發(fā)結(jié)束標(biāo)志由almost_empty決定，當(dāng)alomost_empty有效時，停止觸發(fā)傳輸，觸發(fā)傳輸過程如圖6所示。

　　結(jié)語

　　采用高速異步FIFO作為數(shù)據(jù)采集緩存，應(yīng)用范圍十分廣泛。特別是在高速數(shù)據(jù)采集系統(tǒng)中，在外接存儲器時，采集數(shù)據(jù)首先要經(jīng)過緩存才能存入外部存儲器，采用FPGA自生成FIFO就能夠滿足要求。本方案充分利用FIFO的特點，通過控制電路優(yōu)化設(shè)計，解決了讀寫時鐘的異同問題，提高了電路的工作效率。

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