基于FPGA的高速FIFO電路設(shè)計(jì)

　　下面對(duì)讀寫時(shí)鐘域定義信號(hào)給予說明：

　　rst:復(fù)位信號(hào)，高有效，異步復(fù)位，每次啟動(dòng)采集都要首先對(duì)FIFO進(jìn)行復(fù)位;

　　wr_clk：寫時(shí)鐘;

　　wr_en：與寫時(shí)鐘同步;

　　din：輸入數(shù)據(jù)總線;

　　rd_clk:讀時(shí)鐘;

　　dout：輸出數(shù)據(jù)總線;

　　full：FIFO全滿標(biāo)志;

　　empty：FIFO全空標(biāo)志;

　　almost_full：高有效，如果為高電平，在寫一個(gè)數(shù)據(jù)FIFO將全滿;

　　almost_empty：高有效，如果為高電平，在讀一個(gè)數(shù)據(jù)FIFO將全空;

　　prog_full：可編程滿標(biāo)志，根據(jù)需要，可以設(shè)定FIFO內(nèi)部有多少數(shù)據(jù)，該標(biāo)志信號(hào)有效;

　　prog_empty：可編程空標(biāo)志，根據(jù)需要，可以設(shè)定FIFO內(nèi)部有多少數(shù)據(jù)，該標(biāo)志信號(hào)有效;

　　wr_data_count：說明FIFO內(nèi)部已經(jīng)寫了多少數(shù)據(jù);

　　rd_data_count：說明FIFO內(nèi)部有多少數(shù)據(jù)可以讀。

　　FIFO控制電路設(shè)計(jì)

　　實(shí)際電路設(shè)計(jì)不考慮讀寫時(shí)鐘的頻率和相位的異同，讀寫時(shí)鐘域的電路基于同步電路設(shè)計(jì)的理念來進(jìn)行設(shè)計(jì)，在設(shè)計(jì)過程中，滿足讀時(shí)鐘頻率不低于寫時(shí)鐘頻率即可。在圖4中給出了FIFO控制電路的流程圖，下面將對(duì)低速傳輸和高速傳輸進(jìn)行詳細(xì)介紹。

　　低速采集數(shù)據(jù)傳輸過程

　　在圖5給出了低速采集時(shí)傳輸周期時(shí)序仿真時(shí)序圖，在低速采集時(shí)，寫時(shí)鐘頻率小于讀時(shí)鐘，每次觸發(fā)長度為FIFO長度的一半。采集結(jié)束即剩余數(shù)據(jù)傳輸?shù)拈L度不到FIFO的一半。根據(jù)prog_full的設(shè)置，在prog_full有效，同時(shí)采集門控信號(hào)有效時(shí)啟動(dòng)觸發(fā)請(qǐng)求，由于prog_full為寫時(shí)鐘域信號(hào)，必須要經(jīng)過rd_clk同步，源代碼如下：

　process(rd_clk,acq_start_rst)
　　begin
　    if acq_start_rst='1'then
　　       prog_full_dly<='0';
　               prog_full_dly1<='0';
   elsif rd_clk'event and rd_clk='1'
   then
           if acq_gate= '1' then 
                 prog_full_dly<=prog_full;
                 prog_full_dly1<=prog_
                 full_dly;
else
   prog_full_dly<='0';
　  prog_full_dly1<='0'; 
　end if;
end if;
end process;

　　當(dāng)FIFO半滿時(shí)觸發(fā)讀請(qǐng)求有效，acq_frame_l為低電平，啟動(dòng)采集數(shù)據(jù)傳輸請(qǐng)求，地址和數(shù)據(jù)同時(shí)有效，sdram控制器給出應(yīng)答信號(hào)acq_trdy_l，長度由FIFO讀寫控制電路決定，觸發(fā)一次的長度為32，即FIFO半滿的長度，傳輸完畢，給出傳輸結(jié)束標(biāo)志信號(hào)acq_blast，一次傳輸周期結(jié)束。采集門控信號(hào)結(jié)束后，F(xiàn)IFO剩余數(shù)據(jù)長度不足32，這時(shí)候啟動(dòng)門控結(jié)束傳遞進(jìn)程，觸發(fā)結(jié)束標(biāo)志由almost_empty決定，當(dāng)alomost_empty有效時(shí)，停止觸發(fā)。