通向14/15nm節(jié)點的技術(shù)挑戰(zhàn)

　　當(dāng)半導(dǎo)體業(yè)準(zhǔn)備進(jìn)入14/15nm節(jié)點時，將面臨眾多的技術(shù)挑戰(zhàn)

　　對于邏輯電路，STMicro的Thomas Skotnicki認(rèn)為傳統(tǒng)的CMOS制造工藝方法己不再適用。因為當(dāng)器件的尺寸持續(xù)縮小時，由于己達(dá)極限許多缺陷顯現(xiàn)。按IBM技術(shù)經(jīng)理Mukesh Khare看法，如柵氧化層的厚度Tox再縮小有困難。另外，除非采用其它方法，因為隨著互連銅線的尺寸縮小銅線的電阻增大及通孔的電阻增大也是另一個挑戰(zhàn)。

　　對于存儲器也面臨若干挑戰(zhàn)，三星的半導(dǎo)體研發(fā)中心總經(jīng)理Minam Kim認(rèn)為目前DRAM已達(dá)3xnm，及NAND已達(dá)2xnm，因而相對而言，NAND面臨更大的挑戰(zhàn)。

　　在今年SEMICON West上將舉辦兩小時討論會，其中前一個小時討論先進(jìn)邏輯工藝中有關(guān)材料與工藝的發(fā)展，而另一小時討論下一代存儲器。

　　在邏輯電路部分，演講者將提出未來邏輯器件的方向：三維器件結(jié)構(gòu)，如FinFET及多柵MugFETs，以及基于超薄襯底SOI(UTB-SOI)的全阻擋層平面晶體管。第三位的演講是異質(zhì)結(jié)構(gòu)IC，即從硅溝道移向鍺及III-V族材料。

　　垂直型晶體管提供更佳的功能及良好的靜電控制，顯然制造工藝面臨挑戰(zhàn)。避免過量的從鰭的底到鰭的頂之間鰭的寬度變化是個難題。另外如何找到接觸的引出點也是困難，最后從技術(shù)角度必須把垂直器件的stressors考慮進(jìn)去。

　　基于超薄SOI(絕緣體上半導(dǎo)體)襯底結(jié)構(gòu)的晶體管有優(yōu)勢，同樣面臨挑戰(zhàn)，將由法國電子與通訊技術(shù)(leti)的 CEA 研究中心的TechXPOT專家來主導(dǎo)討論。Leti己有報告在6nm有效硅層上，與頂上有10nm埋層氧化層(BOX)做出高性能的晶體管。問題是在如此薄層的硅片是否能夠提供相容的材料厚度和可接受的硅片成本。

　　存儲器制造商同樣面臨它自已的問題。研究人員正提出多種方法來解決今日電荷型存儲器，包括設(shè)計及利用各種新的材料。一種叫電阻RAMs(ReRAMs)，它是利用脈沖電壓加到金屬氧化層上通過電流的改變而導(dǎo)致材料電阻的差異，來表示1或者0。有些ReRAMs是非揮發(fā)性能嵌入邏輯芯片中。也有另一些ReRAMs速度特別快，可能提供今日DRAM之后的一種解決方法。

　　研究小組正在開發(fā)spin torque transfer RAMs(STT-RAMs)，或稱磁阻存儲器MRAMs，它的工作原理是利用微小電流將磁矩反轉(zhuǎn)而實現(xiàn)1或者0。另外如三星，Numonyx據(jù)報道正在開發(fā)相移存儲器(PC RAM)，并己出樣品。

　　最后存儲器公司是信心十足，它們已能把先進(jìn)的NAND閃存芯片放到存儲器單元的頂端構(gòu)成3D堆疊封裝。這樣的單元陣列晶體管(CAT)存儲器已能把16-32個存儲器單元連在一起。NAND閃存技術(shù)己能到20nm以下。另有研究小組正在開發(fā)垂直溝道存取晶體管(VCAT)，如同平面晶體管結(jié)構(gòu)一樣的器件。

　　對于EUV，有一個演講是討論激光等離子體光源(LPP)，以及另一類放電等離子體光源(DPP)。兩個演講將分類各種光源的定義，以及它們的檢測標(biāo)準(zhǔn)。

　　在SEMICON West上另一個熱點是光刻技術(shù)能否達(dá)到15nm的經(jīng)濟(jì)制造?半導(dǎo)體業(yè)是有希望未來采用EUV技術(shù)。同時，在這里借用英特爾Sam Sivakumar的一句話”業(yè)界爭相延伸193nm光刻技術(shù)”。