臺(tái)積電20nm制程將支持雙重成像技術(shù)

　　據(jù)臺(tái)積電公司設(shè)計(jì)技術(shù)高級(jí)主管Ed Wan表示，臺(tái)積電20nm制程自動(dòng)化設(shè)計(jì)系統(tǒng)將可支持雙重成像技術(shù)(double patterning)。相關(guān)的電路自動(dòng)化布置軟件廠商將在臺(tái)積電20nm制程芯片設(shè)計(jì)用軟件中加入對(duì)雙重成像技術(shù)的支持，這樣芯片設(shè)計(jì)者就不需要像過(guò)去那樣專門針對(duì)雙重成像技術(shù)進(jìn)行計(jì)算。而一旦芯片設(shè)計(jì)方確定芯片電路的布局準(zhǔn)則，那么臺(tái)積電的軟件便可將該設(shè)計(jì)拆分到兩個(gè)雙重成像用掩膜板上。

　　他表示：“在28nm制程節(jié)點(diǎn)，圖像的節(jié)距尺寸(pitch size)是90nm,這已經(jīng)接近193nm光刻機(jī)的極限(80nm節(jié)距尺寸)。因此，雙重成像技術(shù)將是20nm節(jié)點(diǎn)制程必須要啟用的一項(xiàng)關(guān)鍵技術(shù)。”另外他還透露臺(tái)積電在20nm制程節(jié)點(diǎn)將使用雙重成像+雙重蝕刻工藝(2P2E,即常說(shuō)的LELE，另外一種雙重成像技術(shù)則是SADP即自對(duì)準(zhǔn)雙重成像技術(shù))，晶體管密度可提升1.9倍左右，SRAM單元面積則可減小到0.898平方微米，他并稱2P2E工藝 可制造節(jié)距為64nm的芯片產(chǎn)品。

　　另外，在20nm制程節(jié)點(diǎn)，臺(tái)積電還將改換不同制程節(jié)點(diǎn)的命名方式，其20nm制程將按照應(yīng)用分為兩個(gè)大類別，分別是“G”制程(類似與過(guò)去的高性能"HP"制程)和"SOC"制程(類似于過(guò)去的低功耗制程“LP”)。Ed Wan表示，臺(tái)積電20nm高性能級(jí)別的G制程將于明年第三季度開始試產(chǎn)芯片產(chǎn)品;而低功耗級(jí)別的SOC制程則將于后年第二季度開始試產(chǎn)芯片。G制程與 SOC制程的主要不同之處在于所應(yīng)用的體偏置技術(shù)(簡(jiǎn)而言之就是管子的襯底電壓與源極電壓并不相同的設(shè)計(jì))，當(dāng)采用反向體偏置技術(shù)時(shí)，管子的性能將可得到改善，而采用正偏置技術(shù)時(shí)，管子的漏電量則會(huì)減小。

　　臺(tái)積電另外一位副總裁 Di Ma則透露臺(tái)積電20nm制程產(chǎn)品將采用新的低阻型金屬化技術(shù)：“在20nm節(jié)點(diǎn)，我們將改善金屬化結(jié)構(gòu)(針對(duì)管子的柵極和漏源極)的低阻性能，同時(shí)還將應(yīng)用超低介電常數(shù)材料(針對(duì)互聯(lián)層，k值可低至2.5)技術(shù)。芯片電路材料的硬度隨制程節(jié)點(diǎn)下降的趨勢(shì)也將被反轉(zhuǎn)，這有助于提升芯片封裝的可靠性。 20nm節(jié)點(diǎn)后端工序(BEOL：通常指從漏源極，柵極金屬化到互聯(lián)層制作的一系列工序)制成的芯片其硬度等級(jí)將可與28nm BEOL工序相當(dāng)或更好。”

　　目前臺(tái)積電已經(jīng)開始為部分客戶生產(chǎn)28nm制程芯片產(chǎn)品，預(yù)計(jì)28nm HP/LP工藝年內(nèi)將能正式出臺(tái)，而且臺(tái)積電最近還新推出了專門面向智能手機(jī)和平板電腦產(chǎn)品的新28nm HPM工藝，預(yù)計(jì)這項(xiàng)工藝今年第三季度可開始試產(chǎn)。