基于SOI和體硅的FinFET對(duì)比研究

基于SOI和體硅的FinFET對(duì)比研究

隨著半導(dǎo)體產(chǎn)業(yè)向22納米技術(shù)節(jié)點(diǎn)外觀的發(fā)展，一些制造商正在考慮從平面CMOS晶體管向三維（3D）FinFET器件結(jié)構(gòu)的過(guò)渡。相對(duì)于平面晶體管，FinFET元件提供更好的渠道控制，因此，降低短通道效應(yīng)。當(dāng)平面晶體管的柵極在溝道之上，F(xiàn)inFET的柵極環(huán)繞溝道，從雙向提供靜電控制。

挑戰(zhàn)三維結(jié)構(gòu)
三維結(jié)構(gòu)引入的新的寄生電容和新的臨界尺寸必須加以控制以優(yōu)化性能。在FinFET器件測(cè)量中柵極長(zhǎng)度平行的鰭的長(zhǎng)度，而柵極的寬度是鰭長(zhǎng)度加上寬度總和的兩倍。鰭長(zhǎng)度限制的驅(qū)動(dòng)電流和柵極電容，而鰭厚度的影響閾值電壓和短渠道的控制，以及促進(jìn)二階指標(biāo)，如功耗。
在22納米節(jié)點(diǎn)裝置中，鰭的寬度可能近似于10-15nm。鰭的高度將是兩倍以上，增加了鰭高度的即增加晶體管的密度，從而更有效使柵極寬度適應(yīng)在一個(gè)較小的平板中。正如我們將要討論的，較高的鰭使雙方體硅FinFET的鰭蝕刻和凹槽蝕刻的隔離嵌入更加困難。
這樣的一個(gè)小功能的三維結(jié)構(gòu)，在控制生產(chǎn)過(guò)程控制提出了新的挑戰(zhàn)。溝道腐蝕使得鰭必須保持在2:1或更高的寬高比側(cè)壁粗糙度最小垂直剖面。變率和收益率都是制造商決定哪些流程采用的重要的考慮因素。
本文分析了性能，可變性，和兩個(gè)潛在的FinFET器件工藝流程費(fèi)用——一個(gè)基于絕緣體上硅襯底，一個(gè)利用鰭隔離注入體硅襯底。

SOI基流。在SOI基流是最直截了當(dāng)?shù)?。鰭腐蝕在晶片潛在氧化層的簡(jiǎn)單停留，鰭的高度由最初的SOI層厚度來(lái)決定。此外，由于潛在氧化層，相鄰的鰭是完全相互隔離，也沒(méi)有額外的隔離措施是必需的。全耗盡，無(wú)摻雜通道設(shè)備正在被這個(gè)節(jié)點(diǎn)考慮，只有柵極制造和源/漏植入才被完成這個(gè)設(shè)備所需要。

體硅基流。相反的，當(dāng)一個(gè)使用體硅襯底時(shí)，不存在對(duì)鰭基明確劃分，并且沒(méi)有內(nèi)在的隔離層。相反，這一進(jìn)程必須制造晶體管隔離。在一個(gè)交叉點(diǎn)隔離流（圖1），鰭蝕刻跟著氧化物填充步驟的，氧化沉積物必須滿足深度和高度的橫縱比，沒(méi)有空隙和其他瑕疵。拋光氧化物來(lái)支持硅設(shè)立鰭的高度，然后凹槽腐蝕清除了鰭間距。這個(gè)凹槽蝕刻像最初的溝槽蝕刻，沒(méi)有明顯的步驟——凹槽深度取決于腐蝕時(shí)間，并且從屬于微型加載效應(yīng)如同通過(guò)設(shè)計(jì)空間使鰭密度改變。雖然氧化物使相鄰鰭絕緣，晶體管仍連接在氧化物下方。一個(gè)高劑量在鰭基角植入創(chuàng)建了一個(gè)摻雜交界點(diǎn)并完成隔離。

材料隔離流。一些研究也認(rèn)為是物質(zhì)隔離流（圖2），其中硬掩膜保護(hù)間隔兩側(cè)的鰭氧化而被允許發(fā)展壯大，從橫跨鰭氧化溝底部隔離。在這個(gè)過(guò)程中，氧化增長(zhǎng)的程度取決于增長(zhǎng)時(shí)間，所有鰭必須具有相同的厚度，以確保完全隔離。該氧化物隔離生長(zhǎng)過(guò)程本身難以控制，流量增加了幾個(gè)工藝步驟相對(duì)于結(jié)點(diǎn)隔離流。由于其復(fù)雜性，我們不相信該材料隔離的方法將制造可行的，并且沒(méi)有包括這在以后的分析流。

SOI和體流動(dòng)的匹配性能

相對(duì)于DC性能，SOI和體硅FinFET器件實(shí)現(xiàn)比得上開/關(guān)電流比相匹配的設(shè)備尺寸?？紤]的交界處泄漏和寄生電容等參數(shù)時(shí)差異開始出現(xiàn)。在這里，氧化層固有的SOI使得22納米節(jié)點(diǎn)的工作目標(biāo)更容易實(shí)現(xiàn)。

如上所述，在結(jié)點(diǎn)隔離的FinFET隔離是由高劑量（1018/cm3）鰭基摻雜層提供，這一層可以植入之前或之后任何一個(gè)凹槽氧化物沉積和蝕刻，但之間的交界處和氧化層對(duì)齊是至關(guān)重要的。其對(duì)設(shè)備性能的影響是與間隔通道的平面晶體管的隊(duì)列相似的。

執(zhí)行植入在氧化物沉積和蝕刻之前將擴(kuò)大在已具有挑戰(zhàn)性的凹槽蝕刻步驟的非均勻性的影響。相反，大多數(shù)流程將優(yōu)先考慮進(jìn)行商業(yè)化的氧化沉積和蝕刻，使用氧化層對(duì)齊交界處植入。即使在這個(gè)過(guò)程中，優(yōu)化種植條件以提供適當(dāng)?shù)膿诫s鰭基也是相當(dāng)具有挑戰(zhàn)性的。

植入產(chǎn)生摻雜梯度，即使在最好的情況下。在鰭基植入足夠的摻雜物來(lái)產(chǎn)生鰭主體梯度是很困難的，盡管SOI和體硅FinFET器件可以實(shí)現(xiàn)媲美泄漏性能，在隨機(jī)摻雜FinFET器件批量波動(dòng)會(huì)影響晶體管匹配特征（圖3）。 SOI為基礎(chǔ)的設(shè)備沒(méi)有結(jié)絕緣植入，因此不受此影響。

結(jié)絕緣之間的隔離和SOIs潛在氧化物的差異也會(huì)影響寄生電容。由于他們的設(shè)計(jì)，所有FinFET更傾向于寄生效應(yīng)多過(guò)于可比得上的平面型器件[3]。埋氧化層有助于最大限度地減少SOI器件的電容，而結(jié)絕緣大部分設(shè)備遭受結(jié)點(diǎn)處的電容損害。由于翅片高度的增加，

所有FinFET元件更容易比同類器件平面寄生效應(yīng)[3]。埋氧化層有助于最大限度地減少SOI器件的電容，而結(jié)絕緣大部分設(shè)備由電容由于交界處受損。由于鰭高度的增加，總?cè)萘吭黾雍徒Y(jié)電容的貢獻(xiàn)變得越來(lái)越占據(jù)主導(dǎo)地位。為了鰭高度大于40-50nm或更大，結(jié)電容施加影響于5-6％環(huán)振蕩器。

減少可變性

雖然候選過(guò)程考慮性能方面的基礎(chǔ)上可以識(shí)別，“最好”的過(guò)程是否會(huì)有明顯的不同取決于設(shè)計(jì)。高性能的設(shè)計(jì)，可能不太關(guān)心的整體成本，更多關(guān)心可變性和可變性的減少。低功耗的芯片可能最被關(guān)心的是漏電和功耗問(wèn)題，但也可能是非常敏感的成本。而不是試圖解決這些問(wèn)題，我們的分析重點(diǎn)就是可變性和簡(jiǎn)化一般程序的成本。

從成本和可變性的角度來(lái)看，我們的模型可以被看作是最好的情況：它考慮到只有數(shù)字電路與元件和單一的閾值電壓。它假定只有一個(gè)鰭間距，一個(gè)可能的情況下，作為廠家有可能調(diào)整晶體管的大小通過(guò)增加鰭到一個(gè)指定的裝置上，使用單一的鰭間距簡(jiǎn)化光刻和蝕刻——一個(gè)很重要的考慮，因?yàn)檫@兩個(gè)進(jìn)程很可能將在22納米節(jié)點(diǎn)處受到挑戰(zhàn)。

更現(xiàn)實(shí)的設(shè)備可能會(huì)看到更多的成本和工藝步驟的數(shù)量增加。閾值電壓將增加額外的植入掩膜，而更多的金屬層會(huì)帶來(lái)更多的金屬沉積，圖形和拋光步驟。我們希望業(yè)界人士能夠評(píng)估的流程在我們提供的框架內(nèi)。

對(duì)于可變性的分析，我們認(rèn)為SOI和體硅FinFET器件將使用類似的工具集。我們不期望SOI溝槽蝕刻實(shí)現(xiàn)比同等體積的過(guò)程步驟更嚴(yán)格的公差，例如。我們還假定隨著時(shí)間的推移這個(gè)過(guò)程的改進(jìn)將有益于兩者工具集的平等。

體硅FinFET需要大量的增加過(guò)程，但是，施加大量可變性點(diǎn)。在SOI基流（見表1），可變性的最重要來(lái)源是基質(zhì)本身（定義鰭高度）和鰭蝕刻側(cè)壁垂直度和質(zhì)量。（見表2）體硅FinFET元件同樣受到腐蝕鰭的變化，事實(shí)上，需要額外的氧化物隔離意味著，鰭必須保持更高的長(zhǎng)寬比的垂直剖面。此外，無(wú)論是鰭蝕刻或凹槽氧化蝕刻都取決于由SOI晶片掩埋氧化物提供的一種固有靜止層。這意味著所有的易受影響的可變性工藝和微型加載效應(yīng)都是定時(shí)蝕刻。最后，如上所述，控制結(jié)絕緣植入是非常困難的。

不僅是體硅FinFET器件工藝步驟會(huì)更加充滿變數(shù)，他們還有更多的數(shù)值。如表3所示，我們的模型SOI流過(guò)程需要56步，而結(jié)隔離散流需要91步，其中包括兩個(gè)額外的掩模層。即使所有的步驟是同樣的變量，體硅FinFET器件仍將面臨更多的變化過(guò)程。在我們的模型中，我們期望在體硅FinFET上看到以SOI為基礎(chǔ)的設(shè)備可變性的140-160％

額外的處理步驟征收過(guò)程中的成本（見表3）類似的負(fù)擔(dān)。我們估計(jì)，到2012年，SOI基板的成本將下降到500美元，由于增加批量制造這些基板使用。盡管SOI基板仍將超過(guò)體硅晶片價(jià)格昂貴，他們的貢獻(xiàn)，全過(guò)程的成本降低為每片晶圓的總成本增加。即使我們的模型流，SOI FinFET元件凈成本只增加了136元每晶片。要了解實(shí)際的過(guò)程，我們期望體硅和SOI之間的成本差異在這項(xiàng)研究的誤差范圍內(nèi)（圖4）。

結(jié)論
這項(xiàng)研究主要面向FinFET在體硅晶圓上的結(jié)絕緣制造和FinFET再SOI晶圓上的制造的性能，可變性和成本差異。我們的分析顯示，體硅和SOI晶圓，在性能和成本上實(shí)際上是相當(dāng)?shù)?，然而，體硅由于過(guò)程增加的多樣性更加難以制造。高度的可變性與晶圓體積能夠?qū)е伦罱K產(chǎn)品的不可預(yù)測(cè)性有關(guān)。我們發(fā)現(xiàn)，這兩個(gè)進(jìn)程方案的傳遞可與DC和AC性能相比。結(jié)絕緣FinFET會(huì)受遭遇一個(gè)小的寄生電容增加（5-6％）。

相反，工藝可變性的比較表明，SOI FinFET元件具有較高的匹配特性，鰭的高度和寬度可能在SOI工藝中更容易控制。而體硅工藝面臨的是有效制造和過(guò)程控制的挑戰(zhàn)。

在22納米技術(shù)節(jié)點(diǎn)，對(duì)于密度縮放的期望就像是FinFET元件開始切實(shí)的優(yōu)于平面技術(shù)。

首先，接觸柵距必須縮小到柵極在柵極長(zhǎng)度在任何溝道長(zhǎng)度之下的點(diǎn)以顯示晶體管的高性能。固有的短通道的FinFET器件的優(yōu)勢(shì)可能會(huì)允許這個(gè)比例，如果沒(méi)有平面型器件所需要的大量摻雜的有害影響。

另外，SRAM位單元面積的期望值已經(jīng)開始支配單個(gè)晶體管要求的可變性。摻雜體FinFET元件，作為被大多數(shù)研究的重點(diǎn)，將消除隨機(jī)摻雜波動(dòng)（RDF）的設(shè)備變化的組成部分。這種減少可能對(duì)實(shí)現(xiàn)高性能SRAM位單元的低工作電壓至關(guān)重要。

基于SOI的FinFET器件也遭受適度的成本困擾，由于基板的成本增加。總之，這在很大程度上抵消了更復(fù)雜的批量過(guò)程的成本。