關(guān)于Micron和Intel 20nm 64-Gbit MLC NAND閃存的深度探究

　　電荷捕捉閃存(CTF)曾被視為另一種選擇，因?yàn)樗鼡碛衅矫婊膯卧Y(jié)構(gòu)。不幸的是，我們至今都沒有看到它在NAND產(chǎn)品中成功問世。在目前以浮柵為基礎(chǔ)的NAND閃存技術(shù)條件下，有一種可能的解決方案可用于在20nm節(jié)點(diǎn)下進(jìn)一步縮減NAND閃存的尺寸，即把金屬作為控制柵與高K柵極絕緣層(IGD)結(jié)合在更薄的浮柵上?！　?/p>本文引用地址：http://www.ex-cimer.com/article/133125.htm

平面浮柵NAND(IMFT20nmNAND閃存)

　　工藝中的關(guān)鍵技術(shù)和新的閃存單元結(jié)構(gòu)

　　在此類極小的閃存設(shè)備上難以使用一些傳統(tǒng)的浮柵單元結(jié)構(gòu)。IMFT中具有平面化單元結(jié)構(gòu)的20nm技術(shù)，以及先進(jìn)的工藝技術(shù)解決了這一重要難題。

• 將多晶硅控制柵(CG) 填入更窄的鄰近浮柵間隙
• 單元與單元間的干擾
• 絕緣膜(IPD)的縮減限度和小型控制柵與浮柵的耦合率

　　為了制造出20nm NAND單元，在光刻步驟中采用了先進(jìn)的單元間距縮小技術(shù)(例如雙重成像技術(shù))。20 nm以下設(shè)計(jì)規(guī)則的圖形刻畫，也將運(yùn)用四重成像技術(shù)來(lái)克服193nmArF沉浸式雙重成像技術(shù)的局限。但這些可能還遠(yuǎn)遠(yuǎn)不夠，因?yàn)樘幚磉@種圖形刻畫所要求的極紫外光刻(EUV)工具對(duì)閃存生產(chǎn)來(lái)說太過昂貴。這種NAND元件的單個(gè)閃存單元字線和位線方向各自大約40-nm，單元物理面積為0.0017µm2，這種單元可能是所有NAND產(chǎn)品中最小的。該NAND器件采用了平面化浮柵架構(gòu)，搭配薄型多晶硅浮柵，高介電常數(shù)的IGD和金屬控制柵。

　　在這種全新的單元架構(gòu)中，氧-氮-氧(ONO)的柵間絕緣層被高介電常數(shù)的IGD替代，從而還原了在平面單元架構(gòu)中應(yīng)當(dāng)減小的浮柵與控制柵的耦合率。更薄型的多晶硅浮柵技術(shù)被用來(lái)降低單元間的干擾。金屬柵字線是指通過使用硬掩模層來(lái)刻畫多柵極堆棧結(jié)構(gòu)。單元間距被大幅縮減之后，單元間的耦合電容增加將會(huì)是個(gè)很嚴(yán)重的問題，因?yàn)閱卧g的干擾增加會(huì)降低單元性能，可靠性也成問題。為了解決這些難題，同時(shí)在單元柵極之間和第一層金屬位線間運(yùn)用了一種空氣絕緣工藝，把氣隙架構(gòu)用作低介電常數(shù)的空隙填充材料。位線接觸孔的錯(cuò)位布局獲得了更好的光刻工藝裕量，并且一個(gè)NAND串上有68個(gè)字線。

　　新單元架構(gòu)結(jié)合了IMFT 20nm多層單元閃存中的關(guān)鍵集成技術(shù)，具有非常廣闊的前景，它可以通過單元尺寸的大幅縮減來(lái)進(jìn)一步延長(zhǎng)傳統(tǒng)柵極閃存的使用壽命。但是，進(jìn)一步縮減柵極結(jié)構(gòu)，將會(huì)導(dǎo)致電子俘獲急劇減少，從而需要在十幾nm的多層單元閃存中控制20個(gè)以下的電子。正因?yàn)檫@樣，一些新穎的器件理論和替代解決方案，例如IMFT的最新NAND閃存器件中所采用的方案，已經(jīng)做好了在不遠(yuǎn)的將來(lái)替代NAND閃存的準(zhǔn)備，這也是由于居主導(dǎo)地位的移動(dòng)應(yīng)用對(duì)器件尺寸的需求和穩(wěn)定性的挑戰(zhàn)將會(huì)更高。近期來(lái)看，在NAND產(chǎn)品中見到的結(jié)合了3-D構(gòu)造的電荷捕捉閃存就可以作為替代目前平面化NAND閃存技術(shù)的另一種可行選擇，與此同時(shí)，大量的新型存儲(chǔ)理念也開始涌現(xiàn)并且爭(zhēng)奪作為NAND閃存替代品的地位。浮柵NAND閃存雖然目前還沒有，但最終會(huì)達(dá)到它的尺寸極限。在不遠(yuǎn)的將來(lái)，看看IMFT以及其他閃存制造企業(yè)將如何變革去克服這些尺寸極限，將會(huì)非常有趣。