FPGA/EPLD的自上而下設(shè)計方法及其優(yōu)缺點介紹
FPGA/EPLD的自上而下(Top-Down)設(shè)計方法:
本文引用地址:http://www.ex-cimer.com/article/148787.htm傳統(tǒng)的設(shè)計手段是采用原理圖輸入的方式進(jìn)行的,如圖1所示。通過調(diào)用FPGA/EPLD廠商所提供的相應(yīng)物理元件庫,在電路原理圖中繪制所設(shè)計的系統(tǒng),然后通過網(wǎng)表轉(zhuǎn)換產(chǎn)生某一特定FPGA/EPLD廠商布局布線器所需網(wǎng)表,通過布局布線,完成設(shè)計。原理圖繪制完成后可采用門級仿真器進(jìn)行功能驗證。
圖1:傳統(tǒng)的設(shè)計手段與Top-Down設(shè)計工具的比較
然而,工程師的最初設(shè)計思想不是一開始就考慮采用某一FPGA/EPLD廠商的某一特定型號器件,而是從功能描述開始的。設(shè)計工程師首先要考慮規(guī)劃出能完成某一具體功能、滿足自己產(chǎn)品系統(tǒng)設(shè)計要求的某一功能模塊,利用某種方式(如HDL硬件描述語言)把功能描述出來,通過功能仿真(HDL仿真器)以驗證設(shè)計思路的正確性。當(dāng)所設(shè)計功能滿足需要時,再考慮以何種方式(即邏輯綜合過程)完成所需要的設(shè)計,并能直接使用功能定義的描述。實際上這就是自頂而下設(shè)計方法。
與傳統(tǒng)電原理圖輸入設(shè)計方法相比,Top-Down設(shè)計方法具體有以下優(yōu)點:
1、完全符合設(shè)計人員的設(shè)計思路,從功能描述開始,到物理實現(xiàn)的完成。
2、功能設(shè)計可完全獨立于物理實現(xiàn)
在采用傳統(tǒng)的電原理輸入方法時,F(xiàn)PGA/EPLD器件的采用受到器件庫的制約。由于不同廠商FPGA/EPLD的結(jié)構(gòu)完全不同,甚至同一廠商不同系列的產(chǎn)品也存在結(jié)構(gòu)上的差別,因此,在設(shè)計一開始,工程師的設(shè)計思路就受到最終所采用器件的約束,大大限制了設(shè)計師的思路和器件選擇的靈活性。而采用Top-Down設(shè)計方法,功能輸入采用國際標(biāo)準(zhǔn)的HDL輸入方法,HDL可不含有任何器件的物理信息,因此工程師可以有更多的空間去集中精力進(jìn)行功能描述,設(shè)計師可以在設(shè)計過程的最后階段任意選擇或更改物理器件。
3、設(shè)計可再利用
設(shè)計結(jié)果完全可以以一種知識產(chǎn)權(quán)(IP-Intellectual Property)的方式作為設(shè)計師或設(shè)計單位的設(shè)計成果,應(yīng)用于不同的產(chǎn)品設(shè)計中,做到成果的再利用。
4、易于設(shè)計的更改
設(shè)計工程師可在極短的時間內(nèi)修改設(shè)計,對各種FPGA/EPLD結(jié)構(gòu)進(jìn)行設(shè)計結(jié)果規(guī)模(門消耗)和速度(時序)的比較,選擇最優(yōu)方案。
5、設(shè)計、處理大規(guī)模、復(fù)雜電路
目前的FPGA/EPLD器件正向高集成度、深亞微米工藝發(fā)展。為設(shè)計系統(tǒng)的小型化,低功耗、高可靠性等提供了集成的手段。設(shè)計低于一萬門左右的電路,Top-Down設(shè)計方法具有很大的幫助,而設(shè)計更大規(guī)模的電路,Top-Down設(shè)計方法則是必不可少的手段。
6、設(shè)計周期縮短,生產(chǎn)率大大提高,產(chǎn)品上市時間提前,性能明顯提高,產(chǎn)品競爭力加強。據(jù)統(tǒng)計,采用Top-Down設(shè)計方法的生產(chǎn)率可達(dá)到傳統(tǒng)設(shè)計方法的2到4倍。
Top-Down設(shè)計流程如圖2所示,其核心是采用HDL語言進(jìn)行功能描述,由邏輯綜合(Logic Synthesis)把行為(功能)描述轉(zhuǎn)換成某一特定FPGA/EPLD的工藝網(wǎng)表,送到廠商的布局布線器完成物理實現(xiàn)。在設(shè)計過程的每一個環(huán)節(jié),仿真器的功能驗證和門級仿真技術(shù)保證設(shè)計功能和時序的正確性。
FPGA/EPLD To p-Down 設(shè)計工具的黃金組合
Mentor Graphics公司提供一整套基于UNIX平臺和Windows 95/NT 平臺的FPGA/EPLD Top-Down設(shè)計工具:Renoir/ModelSim 和Exemplar,如圖2所示。兩種平臺的工具具有相同的用戶界面,并保證數(shù)據(jù)庫的完全統(tǒng)一。目前,在FPGA/EPLD Top-Down設(shè)計方法全球市場上,Mentor已擁有42%的市場份額,遠(yuǎn)遠(yuǎn)領(lǐng)先于其他任何一個廠家。
采用Top-Down設(shè)計方法進(jìn)行FPGA/EPLD設(shè)計,其設(shè)計結(jié)果的優(yōu)劣與否取決于三個重要的因素:描述手段(即HDL語言)、設(shè)計方法(Style)和設(shè)計工具。描述手段是基礎(chǔ),設(shè)計方法需要工程經(jīng)驗,而設(shè)計工具則是Top-Down設(shè)計的關(guān)鍵。一套完整、強大、性能卓越的設(shè)計工具,可幫助設(shè)計工工程師最大限度的發(fā)揮其設(shè)計能力。
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