FPGA/EPLD的自上而下設(shè)計方法及其優(yōu)缺點介紹

　　FPGA/EPLD設(shè)計到ASIC設(shè)計可實現(xiàn)無縫升級，保證設(shè)計數(shù)據(jù)的兼容性及可再利用性;

　　即插即用，可與各種前端/后端工具結(jié)合使用，設(shè)計數(shù)據(jù)無虛人為干預(yù)/修改;

　　持UNIX平臺和Win95/NT平臺，不同平臺工具具有相同的用戶界面、功能、并完全保證設(shè)計數(shù)據(jù)的兼容性。

　　3. 功能仿真與時序驗證-ModelSim

　　---- 在FPGA/EPLD Top-Down設(shè)計流程中，設(shè)計仿真包含在設(shè)計過程的每一環(huán)節(jié)中，以保證設(shè)計的正確性。 ModelSim不僅可以完成設(shè)計的功能驗證(RTL級)，也可實現(xiàn)邏輯綜合后的門級仿真以及布局布線后的功能和時序驗證。

　　---- ModelSim的主要特點：

　　完全支持VHDL和Verilog標(biāo)準(zhǔn);

　　采用直接編輯技術(shù)(Direct-Compiled)，大大提高HDL編譯和仿真速度;

　　唯一支持VHDL和Verilog混合描述的仿真工具;

　　支持RTL級和門級驗證，支持VITAL，SDF等;

　　具有友好的用戶界面，仿真器包括主控窗口、源碼窗口、仿真波形窗口、列表窗口、數(shù)據(jù)流窗口、設(shè)計結(jié)構(gòu)/層次窗口、過程管理窗口等;

　　支持單步調(diào)試，斷點設(shè)置，批命令處理方式，幫助設(shè)計師快速完成設(shè)計調(diào)試和驗證;

　　可與Renoir協(xié)同工作，完成狀態(tài)圖和流程圖的動畫調(diào)試;

　　即插即用，可與其它工具結(jié)合，完成各種流程;

　　支持UNIX和Window 95/NT平臺，不同平臺間具有相同的用戶界面和數(shù)據(jù)庫。