FPGA/EPLD的自上而下設計方法及其優(yōu)缺點介紹

　　----設計工程師采用Top-Down方法進行FPGA/EPLD設計所面臨到的第一個問題就是HDL語言的學習。語言的學習過程和應用能力直接影響設計產(chǎn)品的完成及其性能。但是設計師進行產(chǎn)品設計的最初并不是考慮如何去寫語言，而是習慣于畫出設計的框圖，并采用圖形化方法(流程圖、狀態(tài)圖、真值表等)把它描述出來。Renoir這一圖形化輸入工具，不僅可以幫助設計師完成產(chǎn)品的功能描述，更可以自動生成HDL語言，為邏輯綜合提供必要的輸入數(shù)據(jù)。

　　---- 采用圖形化輸入方法主要優(yōu)點體現(xiàn)在：

　　提供框圖、流程圖、狀態(tài)圖、真值表等圖形輸入方法，使設計工程師從純文本的設計方法理解脫出來，設計手段更貼近于設計師的思維過程：

　　便于工程師之間進行設計的相互交流以及對前人/他人設計結(jié)果的理解與再利用; 便于初學者學習HDL語言;

　　便于設計成果的存檔，以便設計交流與再利用。

　　---- Renoir作為新一代的圖形化輸入工具更具有以下諸多優(yōu)點：

　　自動生成高效的HDL語言描述，生成結(jié)果可進行功能驗證及邏輯綜合;

　　完全支持VHDL和Verilog兩種國際標準，并完全支持VHDL/Verilog的混合描述;

　　支持UNIX和Win95/NT兩種平臺，具有相同界面和數(shù)據(jù)庫。Win95/NT平臺采用標準的Windows界面，易學易用;

　　支持框圖/流程圖的動畫(Animation)仿真、調(diào)試過程便于設計的調(diào)試;

　　即插即用(plug and play)，與多種仿真器、綜合器及軟硬件協(xié)同驗證工具有完善的接口，組成各種設計流程;

　　在線查錯功能(On line checking)，進行語法和可綜合性檢查; 語言到圖形的轉(zhuǎn)換，可以把VHDL、Verilog或混合HDL語言描述換成框圖、流程圖或狀態(tài)圖，并保持原設計的層次結(jié)構(gòu);

　　支持OLE(Object Liking and Embedding)標準，可把Renoir中的任何圖形設計形式連接或嵌入到任一支持OLE的應用程序中，如Word、Powerpoint等，以便用戶建立設計文檔;

　　支持在圖形輸入中加入注釋、屬性(pragma， attribute)、并可自動加到所產(chǎn)生的HDL源碼中;

　　支持IP調(diào)用，并可自動生成相應符號，以使IP嵌入到所設計的系統(tǒng)中;

　　完善的設計管理，支持設計項目管理、設計層次管理、設計小組管理及設計數(shù)據(jù)版本管理等;

　　通過需求與設計可跟蹤(Requirement Tracebility)管理，不僅保證設計正確，而且保證正確設計(Design thing Right and Design Right thing)。

　　2. 邏輯綜合工具-Exemplar

　　---- 邏輯綜合工具是通過映射和優(yōu)化過程，把設計功能描述轉(zhuǎn)換成與物理實現(xiàn)密切相關(guān)的工藝網(wǎng)表。在轉(zhuǎn)換過程中，不僅需要確保每一功能映射正確，還需保證盡量采用較少的硬件開銷，滿足設計的時序要求。因此，邏輯綜合工具是FPGA/EPLD Top-Down設計過程的關(guān)鍵。 Exemplar的主要特點：

　　完全支持VHDL/Verilog兩種國際標準;

　　針對不同結(jié)構(gòu)的FPGA/EPLD器件，采用不同的綜合優(yōu)化算法，以保證結(jié)果的最優(yōu)化;

　　支持不同類型器件的重映射，設計師可直接從一種器件的工藝網(wǎng)表映射到另一種器件的工藝網(wǎng)表，無需重新設計;

　　支持各廠商器件網(wǎng)表的不同格式輸入與輸出。如：XNF，EDIF等：

　　支持布局、布線后設計的反標注，產(chǎn)生后仿真所需功能網(wǎng)表(HDL)及延時網(wǎng)表(SDF);

　　持靜態(tài)時序分析;

　　支持綜合結(jié)果的圖形輸出，設計師可通過圖形輸出跟蹤分析關(guān)鍵路徑(Critical Path);