采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計(jì)及FPGA仿真

針對(duì)目前國(guó)內(nèi)SDH系統(tǒng)中還沒有一個(gè)專門的E1分接復(fù)用芯征，本文介紹一種用高級(jí)硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計(jì)的新型設(shè)計(jì)方法及其FPGA實(shí)現(xiàn)。并給出了用Xilinx FoundaTIon tools EDA軟件設(shè)計(jì)的電路仿真波形及Spartan XCS30XL完成FPGA實(shí)現(xiàn)的結(jié)果。

　　1 數(shù)字分接復(fù)用器結(jié)構(gòu)原理

　　本數(shù)字分接復(fù)用器的功能是：在發(fā)送端把12Mbps經(jīng)過編碼的有幀結(jié)構(gòu)的Ethernet(以太網(wǎng))碼流分接為7路標(biāo)準(zhǔn)E1接口速率數(shù)據(jù)流，SDH 設(shè)備再把這7路數(shù)據(jù)映射到155Mbps的速率去通過光纖傳輸?shù)较乱粋€(gè)SDH設(shè)備;在接收端由SDH設(shè)備從155Mbps的數(shù)據(jù)流中取出7路標(biāo)準(zhǔn)E1速率數(shù)據(jù)正確恢復(fù)為原來的12Mbps的Ethernet(以太網(wǎng))碼流。

　　發(fā)送端12Mbps有幀結(jié)構(gòu)數(shù)據(jù)幀間由全1空閑碼填充。從數(shù)字分接復(fù)用器發(fā)送輸出的7路E1數(shù)據(jù)由于傳輸處理過程中路中不同，必然會(huì)造成7路E1數(shù)據(jù)在傳輸過中的各路時(shí)延不一致，這就使得各路數(shù)據(jù)不同步。在設(shè)計(jì)中如何在接收端使得7路E1數(shù)據(jù)同步，從而正確恢復(fù)原發(fā)送端12Mbps數(shù)據(jù)就成了一個(gè)難題。針對(duì)這一問題制定出了如下的解決方案。

　　1.1 數(shù)字分接器原理框圖及說明

　　如圖1所示，把數(shù)字分接器從總體上劃分為：時(shí)鐘產(chǎn)生、幀頭/幀尾檢測(cè)、串并變換、固定插零、FIFO插入SYNC五個(gè)模塊。

　　在發(fā)送端，分接器的時(shí)鐘產(chǎn)生電路把14Mbps系統(tǒng)時(shí)鐘XCLK轉(zhuǎn)變?yōu)?2Mbps時(shí)鐘，用這一時(shí)鐘對(duì)端口來的12Mbps成幀數(shù)據(jù)DATAIM做幀頭(1100010001)/幀尾(1000000001)檢測(cè)，檢測(cè)出幀頭后再做串/并變換操作，這樣就初步完成了分接器的功能。但是，為了使數(shù)字復(fù)接器能正確復(fù)接就需要在分接器輸出的7路數(shù)據(jù)中分別插入同步頭SYNC(0111111110)。為了使數(shù)據(jù)和插入的SYNC區(qū)別開來，須要在7路數(shù)據(jù)中每隔 7bit就固定地插入“0”。這樣，就保證了插入的SYNC不會(huì)與正常的掌握相混淆，從而也使得分接出的7路數(shù)據(jù)變?yōu)闃?biāo)準(zhǔn)的E1數(shù)據(jù)。

　　1.2 數(shù)字復(fù)接器原理框圖及說明

　　數(shù)字復(fù)接器原理框圖如圖2所示。與分接器相呼應(yīng)，可把復(fù)接器從總體上劃分為：SYNC檢測(cè)、SYNC扣除、并/串轉(zhuǎn)換、扣除零、幀頭/幀尾檢測(cè)5個(gè)模塊。

　　在接收端，復(fù)接口的SYNC檢測(cè)模塊在7路E1數(shù)據(jù)流中分別檢測(cè)出7個(gè)SYNC。通過SYNC扣除模塊扣除在分接器中插入的SYNC，并使得7路 E1數(shù)據(jù)同步。之后，就可以對(duì)這7路E1數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換了。對(duì)于轉(zhuǎn)換后的14Mbps數(shù)據(jù)還需要扣除在分接器中固定插入的零。根據(jù)要求對(duì)于 12Mbps的數(shù)據(jù)再一次做幀頭/幀尾檢測(cè)以便在兩幀數(shù)據(jù)之間插入全“1”的空閑碼。這樣的就正確恢復(fù)出發(fā)送端的12Mbps碼流。

　　在發(fā)送端和接收端所有SYNC的處理都用FIFO技術(shù)來實(shí)現(xiàn)。電路設(shè)計(jì)采用硬件高級(jí)描述語言VHDL和狀態(tài)機(jī)來完成，用FPGA驗(yàn)證實(shí)現(xiàn)。為提高電路的可實(shí)現(xiàn)性，設(shè)計(jì)全部采用D觸發(fā)器和邏輯門來實(shí)現(xiàn)，并且綜合約束工具來控制FPGA內(nèi)部電路的路徑延時(shí)。

　　2 VHDL語言設(shè)計(jì)相對(duì)于傳統(tǒng)設(shè)計(jì)的優(yōu)點(diǎn)

　　(1)采用自頂向上(Top Down)的設(shè)計(jì)方法

　　與傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)從具體的設(shè)計(jì)單元開始不同，VHDL設(shè)計(jì)是從系統(tǒng)的總體要求出發(fā)，先進(jìn)行系統(tǒng)建模仿真，仿真通過后再利用VHDL層次化、結(jié)構(gòu)化及行為化的描述方法將各個(gè)模塊模型用可實(shí)現(xiàn)的VHDL電路描述替換。這對(duì)于一個(gè)非常大的硬件系統(tǒng)設(shè)計(jì)從總體上把握設(shè)計(jì)的可行性是非常重要的。

　　(2)采用系統(tǒng)的早期仿真

　　通過對(duì)系統(tǒng)建模的早期仿真便于在系統(tǒng)設(shè)計(jì)的早期發(fā)現(xiàn)設(shè)計(jì)中潛在的問題，與傳統(tǒng)的自下而上設(shè)計(jì)的后期仿真相比可大大縮短系統(tǒng)設(shè)計(jì)的周期。

　　(3)降低了硬件電路的設(shè)計(jì)難度

　　不需要象傳統(tǒng)的設(shè)計(jì)方法在設(shè)計(jì)前就要寫出電路的邏輯表達(dá)式、真值表及卡諾圖化簡(jiǎn)，VHDL在設(shè)計(jì)計(jì)數(shù)器的時(shí)候只關(guān)心計(jì)數(shù)器的狀態(tài)就可以了。這樣也大大縮短系統(tǒng)設(shè)計(jì)的周期。這對(duì)于時(shí)間效益的現(xiàn)代社會(huì)是非常重要的。

　　(4)VHDL設(shè)計(jì)文檔的靈活性

　　用VHDL設(shè)計(jì)硬件電路，主要的設(shè)計(jì)文件是用VHDL編寫的源程序。如果需要也可以利用EDA軟件轉(zhuǎn)化為原理圖。另外，它資源量小，便于保存，可以方便地被其它設(shè)計(jì)所利用，可繼承性好，在源文件中可方便地加入注釋，可讀性好。

　　3 分接復(fù)用器的VHDL及狀態(tài)轉(zhuǎn)移圖設(shè)計(jì)

　　3.1 分接復(fù)用器頂層VHDL建模(Top level)及系統(tǒng)功能仿真

　　(1)系統(tǒng)發(fā)送頂層建模的VHDL端口描述

　　Library IEEE;

　　Use IEEE.std_logic_1164.all;--引用庫說明;

　　EnTIty TRAN_TOP is

　　Port (RESET : IN STD_LOGIC;--ststem reset signal;

　　XCLK_IN : IN STD_LOGIC;--14.336MHz input high clock;

　　DATAIN : IN STD_LOGIC;--12.544MHz input data;

　　CLK12M :OUT STD_LOGIC;--12.544MHz input clock;

　　READCLK_OUT:OUT STD_LOGIC;--2.048 MHz output clock;

　　ROUT:OUT STD_LOGIC_VECTOR(6 downto 0)-2.048 MHz 7 route -output data;

　　);

　　end TRAN_TOP;

　　(2)系統(tǒng)發(fā)送頂層建模的VHDL仿真波形