Verilog模擬PS2協(xié)議的方法
PS2協(xié)議讀鍵盤值相當(dāng)簡(jiǎn)單嘛,比模擬SPI、I2C簡(jiǎn)單多了...下面介紹一下具體過程.
本文引用地址:http://www.ex-cimer.com/article/149372.htm1.明確接線關(guān)系,只需接4根線,VCC要+5V,3.3我測(cè)試過不能用,時(shí)鐘和數(shù)據(jù)線要用bidir雙向口線,F(xiàn)PGA可以不用外接上拉電阻。另外,USB鍵盤也可以用,只要用一個(gè)轉(zhuǎn)接頭轉(zhuǎn)成PS2即可。
2.讀取基本的鍵盤數(shù)據(jù),不需要FPGA發(fā)送任何數(shù)據(jù),只需讀取鍵盤發(fā)回來(lái)的數(shù)據(jù)即可
如下面的時(shí)序圖,每次鍵盤發(fā)送11個(gè)clock信號(hào),我們需要做的事情就是在時(shí)鐘的下降沿讀取數(shù)據(jù)
3.如何來(lái)采樣CLK低電平?
這里可以用一個(gè)FIFO來(lái)儲(chǔ)存數(shù)據(jù),如下面的程序,當(dāng)ps2_clk信號(hào)處于下降沿時(shí),ps2_clk_fallingedge值將被置高
reg [2:0] ps2_clkr;//用一個(gè)fifo來(lái)采樣ps2_clk信號(hào);
always @(posedge clk)
ps2_clkr = {ps2_clkr[1:0], ps2_clk};
wire ps2_clk_risingedge = (ps2_clkr[2:1]==2'b01); // now we can detect ps2_clk rising edges
wire ps2_clk_fallingedge = (ps2_clkr[2:1]==2'b10); // and falling edges
4.當(dāng)檢測(cè)到第一個(gè)低電平時(shí),我們只需要連續(xù)讀取11個(gè)周期值就可以了,這里用一個(gè)變量i來(lái)控制
always @(posedge clk)
if(rst)
i = 0;
else
begin
if(ps2_clk_fallingedge)
begin
data2[i] = data[i];
data[i] = ps2_data;
if(i10) i = i+1;
else i = 0;
end
end
最后來(lái)解釋下這11個(gè)數(shù)據(jù)的功能,如下表
5.如果想進(jìn)一步區(qū)分鍵值,就需要查表了,如下表
評(píng)論