水下目標(biāo)定位系統(tǒng)的信號處理模塊設(shè)計
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1．2．3 模數(shù)及數(shù)模轉(zhuǎn)換器
模數(shù)及數(shù)模轉(zhuǎn)換器的選擇需同時考慮轉(zhuǎn)換頻率和分辨率。因此根據(jù)系統(tǒng)對輸入模擬信號的精度要求，選擇分辨率為16位的AD7665作為系統(tǒng)的模數(shù)(A／D)轉(zhuǎn)換器。AD7665的最高采樣頻率可達570 kS／s，而且其允許的輸范圍為±10 V。滿足系統(tǒng)的動態(tài)范圍；其數(shù)字輸出可采用串行或并行接口方式，便于與DSP或FPGA接口。
根據(jù)系統(tǒng)對輸出模擬信號的精度要求，選用18位的AD5545作為系統(tǒng)的數(shù)模轉(zhuǎn)換器(D／A)。AD5545是電流型輸出型的雙路D／A轉(zhuǎn)換器。由于AD5545采用串行接口方式接收控制器的數(shù)據(jù)，因此AD5545的幾何尺寸極小，便于高度集成。
1. 2. 4 存儲器
作為一個可以獨立運行的系統(tǒng)，總需要一定容量的非易失性存儲器，用于存儲系統(tǒng)的指令代碼和缺省的系統(tǒng)參數(shù)，因此本模塊采用閃存(FLASH存儲器)AMD29LV256M進行系統(tǒng)的非易失存儲器設(shè)計。AM29LV256M的容量為256 MBit，可以方便地構(gòu)成16 Mx16-Bit或者32 Mx8-Bit的存儲器，滿足代碼的固化需求。另外由于采用LCD液晶屏作為系統(tǒng)的顯示器，而現(xiàn)有的LCD顯示器沒有顯示緩存，同時為了增加系統(tǒng)的通用性和靈活性，便于進行大數(shù)據(jù)量的數(shù)據(jù)處理，系統(tǒng)需設(shè)計大容量的靜態(tài)存儲器(SRAM)。本模塊選用CY7C1061AV33進行系統(tǒng)的外部存儲器擴展。CY 7C1061AV33容量1 M×16-Bit，訪問速度快。
1．3 系統(tǒng)的硬件電路設(shè)計
為了便于擴展，本模塊的設(shè)計分3大部分進行：模塊的供電、DSP最小系統(tǒng)以及以FPGA為核心的各種接口。
模塊的供電采用LM2676-ADJ、TPS79501、LT1584CT3．3，將輸入的12 V轉(zhuǎn)換成DSP和FPGA所需要的5、3．3、1．6、1．2 V，并通過控制電源芯片的使能靖實現(xiàn)DSP的上電順序。
DSP最小系統(tǒng)設(shè)計主要包括復(fù)位電路、時鐘電路、調(diào)試接口等，其中復(fù)位電路采用Max706結(jié)合相應(yīng)的外部器件實現(xiàn)上電復(fù)位、手動復(fù)位、看門狗復(fù)位、DSP內(nèi)核電源電壓過低復(fù)位、通過上位機復(fù)位等；時鐘電路的設(shè)計結(jié)合DSP或者FPGA的片內(nèi)PLL、采用高精度、高穩(wěn)定度的外部有源晶振實現(xiàn)，并盡量降低外部晶振的頻率，模塊中的晶振頻率為20MHz。而調(diào)試接口的設(shè)計由于需要經(jīng)常插拔調(diào)試接口，因此主要考慮抗靜電因素，通過在每根信號線上并聯(lián)瞬態(tài)電壓抑制器(TVS)實現(xiàn)；另外，為了進行較遠距離的調(diào)試，進行了調(diào)試接口的再驅(qū)動及緩沖。
以FPGA為核心的各種接口設(shè)計包括存儲器接口、外部中斷接口、AD接口、DA接口、串行接口、LCD顯示器接口等。為了便于擴展，DSP的EMIF信號線全部接到FPGA，并將FLASH存儲器(AM29LV256M)和SRAM存儲器(CY7C1061AV33)先通過FPGA再接到DSP的EMIF空間。也就是說，外部設(shè)備包括存儲器可方便地映射到DSP不同的存儲器空間。DSP的EMIF空間的缺省的配置為：CEO用于訪問FPGA的片內(nèi)SRAM(作用輸入及輸出緩沖的存儲器)：CE1用于訪問DSP的上電程序加載空間，與FLASH存儲器連接；CE2用于訪問SRAM空間。外部中斷接口用于將可選的多個外部中斷源有選擇的接到DSP的中斷輸入；缺省的配置為：INT0用于響應(yīng)外部的同步，INT1用于RS422通信中斷，INT2用于RS232通信中斷；INT3、INT4為用戶備用中斷。AD接口首先將串行的采樣數(shù)據(jù)轉(zhuǎn)換成并行的數(shù)據(jù)并存放于FPGA的片內(nèi)緩存或者直接將并行的采樣數(shù)據(jù)存放于FPGA的片內(nèi)緩存，用于FPGA的數(shù)據(jù)預(yù)處理(如FIR、FFT等)，然后再將預(yù)處理的結(jié)果送到輸出緩存。DA接口則在DSP的控制下、將DA輸出緩存中的并行數(shù)據(jù)轉(zhuǎn)換成AD5545所需要的串行接口數(shù)據(jù)，實現(xiàn)DA變換。串行接口則按照不同接口的收發(fā)協(xié)議，組織及收發(fā)數(shù)據(jù)，實現(xiàn)與不同設(shè)備的通信。LCD顯示接口實際上是一個連續(xù)讀寫顯存的接口，因此在FPGA內(nèi)部設(shè)計了一個專門的讀寫顯存控制器(簡稱LCD控制器)，可以獨立進行顯示、控制LC D；但是為了便于DSP及時更新顯示內(nèi)容，在DSP和LCD控制器之間設(shè)計了一套仲裁電路，解決它們在讀寫顯存時的沖突。
2 應(yīng)用程序設(shè)計
時延估計是聲源定位算法的關(guān)鍵內(nèi)容。為了進行時延估計，首先基陣接收目標(biāo)信號模擬信號，再經(jīng)過采集、依據(jù)不同方法進行處理，得到目標(biāo)信號到達各個陣元的相對時延。一種廣義互相關(guān)時延估計法(GCC)的流程圖如圖2所示。其中濾波在FPGA內(nèi)部采用FIR實現(xiàn)，而FFT則可以由FPGA實現(xiàn)。也可由DSP實現(xiàn)。本文引用地址：http://www.ex-cimer.com/article/149785.htm
3 實驗
輸入信號為兩路CW信號，信號頻率10kHz，脈寬1ms，兩路時延0．2 ms，信噪比為-3 dB，A／D的采樣頻率為300 kHz，則信號脈寬有300個點，估計時延峰值應(yīng)該在偏離中心60點處。按照圖2的流程進行處理，采樣寬度為512個點，廣義互相關(guān)時延估計效果如圖3所示。由圖3可知，相關(guān)峰位于第455采樣點處，即時延估計為0．19 ms，與給定的時延基本一致。
4 結(jié)論
本文研究的信號處理模塊設(shè)計靈活性好、擴展性強，適合水下目標(biāo)主被動定位系統(tǒng)的數(shù)據(jù)采集及處理，也可用于信號處理領(lǐng)域進行實時信號處理。本文所設(shè)計的以FPGA為核心的信號處理模塊具有較好的工程應(yīng)用參考價值。
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