用VHDL語言開發(fā)的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)

　　4 系統(tǒng)仿真驗(yàn)證

　　用MAX+plusⅡ軟件對(duì)各個(gè)子模塊及頂層原理圖進(jìn)行了時(shí)序仿真，仿真波形如圖3所示。

　　控制計(jì)價(jià)模塊仿真圖如圖3所示。由圖3(a)可得，當(dāng)reset=1，start=1，且pause=0時(shí)，表示出租車處于行駛狀態(tài)，此時(shí)路程開始遞增，當(dāng)不超過3 km時(shí)，車費(fèi)為5A即90，起步價(jià)9.0元。由圖3(b)可得，當(dāng)超過3 km后，車費(fèi)每行駛1 km加20(即2元)。由圖3(c)可得，當(dāng)reset= 1，start=1，且pause=1時(shí)，出租車處于等待狀態(tài)，此時(shí)路程不再遞增，而時(shí)間遞增，當(dāng)時(shí)間達(dá)到3分鐘時(shí)，車費(fèi)加5(即0.5元)。

　　頂層電路的仿真圖如圖4所示。從圖中可以看出，隨著輸入的變化，從g[6…0]輸出了共陰的數(shù)碼管顯示編碼，dp也在對(duì)應(yīng)的數(shù)碼管處，輸出高電平點(diǎn)亮小數(shù)點(diǎn)。本設(shè)計(jì)的軟件仿真結(jié)果正確，達(dá)到預(yù)期目標(biāo)。