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          單片型3D芯片集成技術(shù)與TSV的研究

          作者: 時(shí)間:2011-05-09 來(lái)源:網(wǎng)絡(luò) 收藏

          盡管晶體管的延遲時(shí)間會(huì)隨著晶體管溝道長(zhǎng)度尺寸的縮小而縮短,但與此同時(shí)互聯(lián)電路部分的延遲則會(huì)提升。舉例而言,90nm制程晶體管的延遲時(shí)間大約在 1.6ps左右,而此時(shí)互聯(lián)電路中每1mm長(zhǎng)度尺寸的互聯(lián)線路,其延遲時(shí)間會(huì)增加500ps左右;根據(jù)ITRS發(fā)展路線圖的預(yù)計(jì),到22nm制程節(jié)點(diǎn),晶體管的延遲時(shí)間會(huì)達(dá)到0.4ps水平,而互聯(lián)線路的延遲則會(huì)增加到1萬(wàn)ps水平。

          本文引用地址:http://www.ex-cimer.com/article/150783.htm

            對(duì)晶體管而言,晶體管的尺寸越小則運(yùn)行速度也越快,但與此同時(shí),互聯(lián)層線路的電阻則會(huì)隨著線路截面積的縮小而增大。表面散射現(xiàn)象,晶界散射現(xiàn)象,和擴(kuò)散勢(shì)壘層(這里指防止互聯(lián)層金屬材料相互擴(kuò)散而制成的擴(kuò)散阻擋層)電阻值的不斷增加,是導(dǎo)致互聯(lián)層RC延遲增加的主要原因。雖然(3-D integration)的顯見(jiàn)優(yōu)點(diǎn)之一是可以減小互聯(lián)線的長(zhǎng)度,但是同時(shí)這種的應(yīng)用能否對(duì)減小板級(jí),或線路極互聯(lián)線長(zhǎng)度起到積極作用也是應(yīng)該考慮的。

            以為核心的技術(shù):

            以穿硅互聯(lián)技術(shù)為核心的技術(shù)主要影響的是之間的互聯(lián)結(jié)構(gòu),因此這種技術(shù)主要減小的是間互聯(lián)需用的電路板面積。這種技術(shù)一般是采用將多塊存儲(chǔ)或邏輯功能垂直堆疊在一起,并將堆疊結(jié)構(gòu)中上一層芯中制出的連接在下層芯片頂部的焊墊(Bond pad)上的方式來(lái)實(shí)現(xiàn)。不過(guò)此時(shí)堆疊結(jié)構(gòu)中的每一層芯片都采用獨(dú)自的設(shè)計(jì),仍為傳統(tǒng)的二維結(jié)構(gòu),因此每一層芯片內(nèi)部的電路級(jí)互聯(lián)仍為傳統(tǒng)的二維設(shè)計(jì)。

            型3D堆疊技術(shù):(MonolithIC 3D)

            相比之下,型3D技術(shù)中,芯片內(nèi)部互聯(lián)層的3D化則更加徹底,因此人們通常稱(chēng)這種技術(shù)為“真3D集成設(shè)計(jì)”。此時(shí)芯片堆疊結(jié)構(gòu)中每一層芯片均作為整體中的一個(gè)功能單元來(lái)設(shè)計(jì),這樣堆疊結(jié)構(gòu)中各層芯片(此時(shí)應(yīng)當(dāng)稱(chēng)之為功能單元可能較為合適些)內(nèi)部都可以采用同樣的互聯(lián)結(jié)構(gòu)(不論是垂直方向,還是水平方向的互聯(lián)),因此這種設(shè)計(jì)可以讓互聯(lián)線的長(zhǎng)度進(jìn)一步降低。而且由于采用統(tǒng)一化設(shè)計(jì),信號(hào)中繼電路等所占用的面積也更小,因此芯片的總體占地面積可以更小。根據(jù)華盛頓大學(xué)Lili Zhou等人在ICCD2007會(huì)議上發(fā)表的論文,這種真3D集成設(shè)計(jì)可以令芯片的尺寸減半,互聯(lián)線總長(zhǎng)度則可減小2/3.

            

          SOI晶圓廠商Soitec的SMARTCUT技術(shù)

            SOI晶圓廠商Soitec的SMARTCUT技術(shù)

            型3D技術(shù)實(shí)現(xiàn)的關(guān)鍵在于如何將各層功能單元轉(zhuǎn)換到單片3D堆疊結(jié)構(gòu)之中去,其采用的方法非常類(lèi)似于Soitec在制作SOI晶圓時(shí)所采用的SMARTCUT技術(shù)。由于單片3D堆疊芯片中的過(guò)孔只需要從各層功能單元的有源層(Active layer:簡(jiǎn)單說(shuō)就是晶體管中覆蓋在柵絕緣層之下的部分)部分穿過(guò),因此其尺寸要比常規(guī)的TSV小得多,僅比2D芯片頂部互聯(lián)層的尺寸大3倍左右。據(jù)研發(fā)這種技術(shù)的公司宣稱(chēng),在許多應(yīng)用中,這種技術(shù)可實(shí)現(xiàn)的芯片微縮程度可相當(dāng)于進(jìn)步了一個(gè)制程級(jí)別的水平,而且同時(shí)還不需要研發(fā)特別的制程技術(shù)或者購(gòu)買(mǎi)昂貴的專(zhuān)用制造設(shè)備。

            表面上看,單片型3D技術(shù)的特性是非常引人入勝的,但是由于目前這項(xiàng)技術(shù)還未能完全實(shí)現(xiàn),因此現(xiàn)在要評(píng)估這項(xiàng)技術(shù)的未來(lái)發(fā)展?fàn)顩r難度極大。



          評(píng)論


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