FPGA/CPLD狀態(tài)機的穩(wěn)定性設(shè)計
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mach_input:in std_logic;
mach_outputs:out std_logic_vector(0 to 1));
endexample;
architecture behave of example is
constant st0:std_logic_vector(0 to 3):=0001;
constant st1:std_logic_vector(0 to 3):=0010;
constant st2:std_logic_vector(0 to 3):=0100;
constant st3:std_logic_vector(0 to 3):=1000;
signal current_state,next_state:std_logic vector(0 to 3);
begin
……
對FLEX10K系列器件綜合后的仿真結(jié)果如圖3所示.
圖3 采用“ONEHOT”編碼的狀態(tài)機綜合后的波形
如圖3所示,在輸入信號穩(wěn)定以后,狀態(tài)機的輸出信號也穩(wěn)定下來,定義這種風格的狀態(tài)碼來設(shè)計基于FPGA的狀態(tài)機是一種不錯的選擇.
然而在輸入信號跳變時,電路還是會出現(xiàn)不穩(wěn)定現(xiàn)象.此時我們已不能只從狀態(tài)值編碼方式尋找解決方法.回頭看看狀態(tài)機的原理框圖不難發(fā)現(xiàn):狀態(tài)寄存器的輸出值是必須符合建立保持時間約束關(guān)系的.在上述狀態(tài)機中雖然采用了各種不同的編碼方式但都不能徹底消除這種過渡狀態(tài),我們將電路結(jié)構(gòu)稍作改進,一種更好的結(jié)構(gòu)如圖4所示.這種結(jié)構(gòu)的狀態(tài)機可有效抑制過渡狀態(tài)的出現(xiàn).這是因為輸出寄存器只要求狀態(tài)值在時鐘的邊沿穩(wěn)定.將上述程序改進之后的程序如圖4.
……
architecture behave of example1is
type states is(st0,st1,st2,st3); 定義states為枚舉類型
signal current_state,next_state:states;
signal temp:std_logic_vector(0 to 1); 定義一個信號用于引入輸出寄存器
begin
state_change:process(clk) --狀態(tài)改變進程
begin
wait until clk'eventandclk='1';
current_state=next_state;
mach_outputs=temp;
end process state_change;
……
圖5 改進后的狀態(tài)機綜合后的波形
顯然這種結(jié)構(gòu)的狀態(tài)機穩(wěn)定性優(yōu)于一般結(jié)構(gòu)的狀態(tài)機,但是它占用的邏輯資源更多,電路的速度可能下降,在設(shè)計時應(yīng)綜合考慮.
另外,為防止電路進入非法狀態(tài),可以設(shè)計成自啟動結(jié)構(gòu),在VHDL描述的狀態(tài)機中添加一個“when others”語句是行之有效的.
3 選擇不同編碼方式、不同結(jié)構(gòu)的狀態(tài)機的技巧
3.1 針對不同結(jié)構(gòu)器件選擇不同編碼風格
基于乘積項結(jié)構(gòu)的CPLD器件適合于設(shè)計全編碼狀態(tài)機,在全編碼狀態(tài)機中采用格雷碼表示狀態(tài)值.這對于邏輯資源較少的器件是一種不錯的優(yōu)化方法.
基于查找表結(jié)構(gòu)的FPGA器件適合于設(shè)計成“ONEHOT”方式編碼的狀態(tài)機,這種結(jié)構(gòu)狀態(tài)機只用一位二進制數(shù)表示一個狀態(tài),可提高穩(wěn)定性,但要占用更多的邏輯資源.
3.2 根據(jù)邏輯資源大小選擇狀態(tài)機結(jié)構(gòu)
當設(shè)計的狀態(tài)機狀態(tài)轉(zhuǎn)換次序出現(xiàn)多路徑時,采用格雷碼表示狀態(tài)值不會有任何作用,因為此時有些相鄰狀態(tài)不只是一位不同.在邏輯資源允許的情況下,可以考慮在狀態(tài)機后級增加一級輸出寄存器,可確保輸出不產(chǎn)生毛刺,使狀態(tài)機輸出穩(wěn)定可靠的信號.
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