基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計(jì)與仿真

3 源代碼功能仿真

　　通常EDA(Electronic Design Automation)工具都為設(shè)計(jì)人員提供了測(cè)試平臺(tái)，以驗(yàn)證數(shù)字電子系統(tǒng)設(shè)計(jì)在功能和時(shí)序二方面的正確性。不同的EDA工具提供的平臺(tái)會(huì)有差別，但是它們都可以實(shí)現(xiàn)對(duì)被測(cè)試對(duì)象加載測(cè)試信號(hào)，并且能夠通過(guò)波形輸出或文件記錄輸出等方式來(lái)方便地進(jìn)行觀察及比較仿真結(jié)果。而測(cè)試用的激勵(lì)代碼通常是由設(shè)計(jì)人員自己編寫。為了便于清楚地觀察、比較仿真結(jié)果，本設(shè)計(jì)對(duì)一個(gè)340ns時(shí)間段進(jìn)行了模擬，且測(cè)試代碼考慮了各種可能出現(xiàn)的激勵(lì)情況，具體的測(cè)試代碼如下：

　　4 邏輯綜合

　　邏輯綜合的目標(biāo)是將寄存器時(shí)間邏輯(RTL)的HDL(HardwareDescriptionLanguage)代碼映射到具體的工藝上加以實(shí)現(xiàn)，因而從這一步開始，設(shè)計(jì)過(guò)程與實(shí)現(xiàn)工藝相關(guān)聯(lián)。實(shí)現(xiàn)自動(dòng)綜合的前提是要有邏輯綜合庫(kù)的支持。綜合庫(kù)內(nèi)部包含了相應(yīng)的工藝參數(shù)，最典型的有：門級(jí)延時(shí)、單元面積、扇入扇出系數(shù)等。設(shè)計(jì)一個(gè)電子系統(tǒng)，總有相應(yīng)的設(shè)計(jì)目標(biāo)，如時(shí)鐘頻率、芯片面積、端口驅(qū)動(dòng)能力等。自動(dòng)綜合工具將這些設(shè)計(jì)指標(biāo)作為綜合過(guò)程的約束條件，在給定的包含工藝參數(shù)的綜合庫(kù)中選取最佳單元，實(shí)現(xiàn)綜合過(guò)程。 與模擬工具一樣，目前有許多優(yōu)秀的綜合工具借助現(xiàn)有的綜合庫(kù)能將Verilog語(yǔ)言源代碼進(jìn)行綜合，轉(zhuǎn)化成門級(jí)電路圖，并且可以根據(jù)設(shè)計(jì)者施加的約束條件對(duì)電路進(jìn)行優(yōu)化，生成相應(yīng)的門級(jí)網(wǎng)表。Synopsys公司的DC(DesignCompiler)就是一個(gè)比較好的邏輯綜合工具。DC邏輯綜合與優(yōu)化后得到的電路圖如圖6所示。

　　5 門級(jí)仿真

　　綜合之后所得到的電路是否仍能滿足設(shè)計(jì)要求，同樣需要通過(guò)仿真來(lái)確定，邏輯綜合之后的仿真稱為門級(jí)仿真。門級(jí)網(wǎng)表是使用門電路以及電路之間的連接來(lái)描述電路的方式。門級(jí)仿真與RTL仿真不同的是，門級(jí)仿真包含了門單元的延時(shí)信息，因而門級(jí)仿真需要相應(yīng)工藝的仿真庫(kù)支持。把綜合后得到的網(wǎng)表中門級(jí)延時(shí)參數(shù)提取出來(lái)后，對(duì)被測(cè)試對(duì)象進(jìn)行反標(biāo)，然后再進(jìn)行仿真，得到的結(jié)果如圖7所示。

　　從門級(jí)仿真所得到的波形圖輸出結(jié)果來(lái)看，本設(shè)計(jì)在功能與時(shí)序上是符合設(shè)計(jì)要求的。

　　6 后端設(shè)計(jì)

　　門級(jí)仿真通過(guò)后，接著就是進(jìn)行版圖規(guī)劃；版圖規(guī)劃好以后就進(jìn)行布局與布線；在版圖的布局布線都已確定后，可以從版圖中進(jìn)一步提取出連線電阻、電容等參數(shù)。

　　生成版圖之后，把從版圖中提取出的參數(shù)反標(biāo)到門級(jí)網(wǎng)表中，進(jìn)行包含門延時(shí)、連線延時(shí)的門級(jí)仿真，稱作后仿真。這一步主要是進(jìn)行時(shí)序模擬，如果時(shí)序不能滿足設(shè)計(jì)要求，通常需要修改版圖的布局與布線、邏輯綜合的約束條件，有時(shí)也可能回到RTL描述、行為級(jí)描述甚至設(shè)計(jì)規(guī)范或算法實(shí)現(xiàn)上加以調(diào)整。版圖得到驗(yàn)證后就可以交付生產(chǎn)廠家做到硅片上。

　　7 結(jié)束語(yǔ)

　　由以上的設(shè)計(jì)過(guò)程可以看出，Verilog語(yǔ)言的最大特點(diǎn)是簡(jiǎn)潔、靈活、高效，其編程風(fēng)格和C語(yǔ)言極其相似，所以很容易學(xué)習(xí)和掌握。同時(shí)，Verilog語(yǔ)言還具有底層描述方面的優(yōu)勢(shì)，而且其設(shè)計(jì)方法與具體工藝無(wú)關(guān)，這就使得用Verilog語(yǔ)言編寫的功能模塊具有很高的可重用性。隨著集成電路的深亞微米制造技術(shù)、設(shè)計(jì)技術(shù)的迅速發(fā)展，集成電路已進(jìn)入片上系統(tǒng)(System on a Chip，SoC)設(shè)計(jì)時(shí)代。SoC設(shè)計(jì)的最大挑戰(zhàn)之一是IP(Intellectual Property)模塊的有效使用和重用。IP模塊的重用，除能縮短SoC芯片設(shè)計(jì)的時(shí)間外，還能降低設(shè)計(jì)和制造成本，提高可靠性。在SoC設(shè)計(jì)中，可重用的IP模塊越多，設(shè)計(jì)過(guò)程的效率就會(huì)越高。由此可見，Verilog語(yǔ)言在SoC設(shè)計(jì)中可以發(fā)揮更大的作用。因此，能用Verilog語(yǔ)言進(jìn)行電路設(shè)計(jì)是每個(gè)電子設(shè)計(jì)工程師必須掌握的基本技術(shù)。