基于DSP和FPGA的磁浮列車同步485通信方式的研究

　　2） ANF信號的產(chǎn)生：ANF信號每隔20ms發(fā)送一次，每次發(fā)送脈寬為10個時鐘周期。ANF信號的產(chǎn)生可以分成兩部分實(shí)現(xiàn)，首先產(chǎn)生每隔20ms的脈沖信號，然后把此脈沖信號的寬度變成10個時鐘周期。

　?。?）串行數(shù)據(jù)的發(fā)送與接收

　　1） 串行數(shù)據(jù)的產(chǎn)生：根據(jù)通信協(xié)議的要求，測速定位單元每隔20ms應(yīng)串行移出72bits數(shù)據(jù)。如果每個發(fā)送時鐘周期移出一位，則需要72個時鐘周期才能全部移出，因此門控信號也需要保持72個時鐘周期的寬度。

　　2） 串行數(shù)據(jù)的接收：同步串行接收一幀（72bits）數(shù)據(jù)與異步串行接收是不同的。由于收發(fā)時鐘不是異步的，因此不能以判斷在空閑態(tài)以后出現(xiàn)的第一個低電平作為一幀的開始，而是以門控信號（UEF）的上升沿作為一幀數(shù)據(jù)到來的判斷。為了避免數(shù)據(jù)傳輸過程中毛刺的影響，仍以波特率時鐘的16倍進(jìn)行接收，即每隔16個波特率時鐘周期采樣一次，因此每個數(shù)據(jù)將在傳輸?shù)拿恳晃坏闹悬c(diǎn)處被采樣。

　　串行數(shù)據(jù)發(fā)送與接受的仿真時序圖如圖3所示。

圖3 同步485仿真時序圖

　　1.3 收發(fā)器與控制器之間的數(shù)據(jù)交換

　　基于RS-485的同步通信時序是用FPGA作為通信收發(fā)器來模擬的，但是通信數(shù)據(jù)最終是與系統(tǒng)的CPU進(jìn)行數(shù)據(jù)交換的。在該通信方式的設(shè)計中，通信雙方均采用TI公司的TMS320F2812作為處理器，即通信的控制器。FPGA與DSP的數(shù)據(jù)交換必須滿足一定的時序，才能保證測速定位單元向車載無線電控制單元實(shí)時地傳輸位置及速度信號。本系統(tǒng)中，DSP控制器采用C語言進(jìn)行軟件設(shè)計。

　?。?） 測速定位單元側(cè)DSP與FPGA的數(shù)據(jù)交換

　　TMS320F2812的外部存儲器XINTF可供選擇的外部地址空間有XINTF0，XINTF2，XINTF6。其中XINTF0 使用XZCS0AND1作為片選信號，外部存儲器擴(kuò)展空間為8K;XINTF2與XINTF6分別使用XZCS2、XZCS6AND7作為片選信號，外部存儲器擴(kuò)展空間均為0.5M。測速定位單元在發(fā)送位置速度信息時，是通過DSP的數(shù)據(jù)線傳輸?shù)紽PGA，DSP根據(jù)相應(yīng)的外部存儲器片選信號找出對應(yīng)的地址，在從底層傳感器得到一個新的定位數(shù)據(jù)后寫入該地址。相對應(yīng)的硬件連接框圖如圖4所示：

圖4 車輛測速定位單元DSP控制器向FPGA收發(fā)器寫數(shù)據(jù)的硬件連接示意圖

　　根據(jù)協(xié)議要求，定位信息每次發(fā)送時包括5個字節(jié)的用戶數(shù)據(jù)和2個字節(jié)的CRC校驗(yàn)，因此16bits數(shù)據(jù)線至少需要連續(xù)發(fā)送四次才能將底層的定位信息完整地傳送到FPGA。

　　為了減少硬連線，這里只連接地址線的高五位，對其中的低四位地址線進(jìn)行4-16譯碼，最高位地址線作為該譯碼器的使能信號。取對應(yīng)于一個外部存儲器片選信號的四個地址，比如片選信號XZCS2為低（對應(yīng)的外部存儲器地址范圍：0x080000―0x100000），即可選用0xe0000，0xe4000，0xe8000，0xec000四個地址作為DSP向FPGA寫數(shù)據(jù)的地址。

　　由于每個不同的地址都對應(yīng)一個地址譯碼值，當(dāng)四個譯碼值都出現(xiàn)后才可認(rèn)為一次定位信息傳送完成。這時把連續(xù)接收到的七個字節(jié)加上幀頭及幀尾作為測速定位單元發(fā)送給車載無線電控制單元的一幀數(shù)據(jù)。相對應(yīng)的地址譯碼值如表2所示。

　　表2 地址譯碼值

（2） 車載無線電控制單元側(cè)DSP與FPGA的數(shù)據(jù)交換

　　由于采樣時間為毫秒級，為了避免占用過多的CPU資源，車載無線電控制單元中DSP從FPGA讀數(shù)據(jù)時不采用查詢方式，而采用外部中斷來接收數(shù)據(jù)。將DSP的16bits數(shù)據(jù)線與FPGA連接，DSP的XINT1也連接到FPGA的I/O管腳。若選用XZCS0AND1作為外部存儲器片選信號，則DSP從FPGA讀數(shù)據(jù)的尋址空間范圍為0x002000―0x004000，這個地址范圍內(nèi)所讀出的數(shù)據(jù)即為數(shù)據(jù)線上傳送到DSP的定位數(shù)據(jù)。相對應(yīng)的硬件連接框圖如下：

圖5 車載無線電傳輸單元DSP控制器從FPGA收發(fā)器讀數(shù)據(jù)的硬件連接示意圖