一種基于AD9854的BPSK信號(hào)產(chǎn)生設(shè)計(jì)

摘要 利用FPGA控制AD9854，實(shí)現(xiàn)了BPSK信號(hào)的調(diào)制，包括外部電路構(gòu)建、各個(gè)寄存器設(shè)置、對(duì)幅度、相位、頻率控制字的計(jì)算等。最后給出了產(chǎn)生BPSK信號(hào)的實(shí)例，并驗(yàn)證文中給出的設(shè)計(jì)方法的正確性。
關(guān)鍵詞 通信系統(tǒng)；AD9854；現(xiàn)場(chǎng)可編程門陣列；二項(xiàng)移相鍵控

當(dāng)前通信系統(tǒng)的軟、硬件日趨模塊化、標(biāo)準(zhǔn)化和通用化，其主要功能由軟件確定并完成，工作參數(shù)具有可編程特性，軟件無線電技術(shù)已成為通信系統(tǒng)的主要設(shè)計(jì)平臺(tái)。
在通信系統(tǒng)中，需要將基帶通信信號(hào)通過中頻混頻器調(diào)制為中頻信號(hào)，之后通過射頻混頻、濾波以及放大等工作將信號(hào)調(diào)制為射頻信號(hào)，并通過天線以電磁波的形式發(fā)射出去。在采用軟件無線電技術(shù)處理通信信號(hào)時(shí)，常用數(shù)字混頻加DAC來實(shí)現(xiàn)基帶信號(hào)到中頻信號(hào)的調(diào)制。中頻信號(hào)的頻率約為70 MHz，信號(hào)帶寬一般10 MHz，根據(jù)采樣定理，DAC時(shí)鐘至少設(shè)置在150 MHz。在軟件設(shè)計(jì)時(shí)，需要考慮高速數(shù)字上變頻的實(shí)現(xiàn)，采用中、低檔次的數(shù)字器件將數(shù)字信號(hào)的工作時(shí)鐘調(diào)到150 MHz以上也存在一定難度；在硬件設(shè)計(jì)時(shí)，在電路PCB上設(shè)計(jì)150 MHz數(shù)據(jù)傳輸線，需要考慮數(shù)據(jù)線的信號(hào)差分特性、微波衰減特性以及電磁兼容特性，并當(dāng)DAC的位數(shù)較高時(shí)，數(shù)據(jù)線的走線問題相當(dāng)復(fù)雜。
由于通信系統(tǒng)中采用的數(shù)據(jù)調(diào)制方式多為FSK，BPSK，AM等方式，而ADI公司的DDS芯片AD9854能夠?qū)鶐盘?hào)直接進(jìn)行常用調(diào)制，因此與數(shù)字混頻加DAC的傳統(tǒng)解決方案相比，采用AD9854處理中頻信號(hào)混頻的問題具有優(yōu)勢(shì)。

1 AD9854簡(jiǎn)介及其應(yīng)用
直接數(shù)字式頻率合成技術(shù)(Direct Digital Synthesis，DDS)采用全數(shù)字技術(shù)，基于相位的線性性質(zhì)以及相位與幅度的對(duì)應(yīng)關(guān)系實(shí)現(xiàn)頻率合成，是一種新的頻率合成方法。AD9854是ADI公司推出的一款高性能DDS芯片，系統(tǒng)時(shí)鐘頻率最高為300 MHz，可以工作于FSK，BPSK，AM等常用的調(diào)制方式，包含兩個(gè)集成12位DAC，一個(gè)超高速比較器、4～20倍可編程參考時(shí)鐘倍頻器、兩個(gè)48位可編程頻率寄存器、兩個(gè)14位可編程相位偏置寄存器，并具有12位幅度調(diào)制和可編程功能。它采用0．35 μmCMOS工藝，可以產(chǎn)生輸出頻率高達(dá)150 MHz的同步正交信號(hào)，每秒能夠產(chǎn)生百萬新頻率。輸出的正弦信號(hào)經(jīng)過濾波后，可以再通過內(nèi)部比較器轉(zhuǎn)化為方波。其內(nèi)部的幅度、頻率、相位寄存器，可以對(duì)輸出信號(hào)的幅度、頻率和相位進(jìn)行控制。
由于AD9854支持BPSK方式，因此可以用它作為BPSK信號(hào)的混頻器使用。當(dāng)配置成BPSK工作方式時(shí)，只需要給AD9854輸入基帶BPSK信號(hào)，就可以輸出所需頻點(diǎn)的中頻調(diào)制信號(hào)。由于控制信號(hào)和輸入的基帶信號(hào)均為低頻信號(hào)，其硬件設(shè)計(jì)比采用DAC大為簡(jiǎn)化，而軟件設(shè)計(jì)部分也因?yàn)槔@開了高速的數(shù)字上變頻工作而得到相應(yīng)的簡(jiǎn)化。

2 用FPGA控制AD9854產(chǎn)生BPSK信號(hào)
對(duì)AD9854進(jìn)行控制，首先搭建硬件電路。將AD9854的S／P Select管腳拉高，則AD9854工作于并行配置方式，它與FPGA的硬件連接示意圖如圖1所示。圖中管腳的解釋如下：A[5：0]是6位并行編程地址總線輸入；D[7：0]是8位并行編程數(shù)據(jù)總線輸入；WRB是將并行數(shù)據(jù)寫入寄存器的控制信號(hào)輸入；I／OUD是雙向頻率更新信號(hào)，如果設(shè)置為輸入，那么AD9854將在I／O UD上升沿時(shí)刻刷新，并按寄存器中的設(shè)置工作；BPSK為相位選擇信號(hào)輸入，也就是BPSK基帶信號(hào)輸入，輸入‘0’時(shí)芯片輸出選擇1號(hào)相位，輸入‘1’時(shí)芯片輸出選擇2號(hào)相位；REFCLK是外部參考時(shí)鐘輸入，從軟件無線電的角度考慮，選擇用FPGA控制輸出該時(shí)鐘信號(hào)，以達(dá)到中頻頻率軟件可調(diào)的要求。